SU1570041A1 - Redundant counter - Google Patents

Abstract

Изобретение относитс  к цифровой вычислительной технике повышенной надежности. Цель изобретени  - упрощение устройства. Каждым из счетчиков 1-1...1-3 производитс  подсчет количества импульсов на входе 2 устройства. Восстановление при сбо х осуществл етс  поразр дным мажорированием и перезаписью информационных разр дов счетчика. 1 ил.This invention relates to digital computing of increased reliability. The purpose of the invention is to simplify the device. Each of the counters 1-1 ... 1-3 performs a count of the number of pulses at the input 2 of the device. Disaster recovery is performed by random majorization and rewriting of the counter data bits. 1 il.

Description

Изобретение относится к. цифровой технике и может быть использовано в устройствах дискретной автоматики и вычислительной техники повышенной надежности.The invention relates to digital technology and can be used in devices of discrete automation and computer technology of high reliability.

Цель изобретения - упрощение устройства.The purpose of the invention is to simplify the device.

На чертеже приведена функциональная схема устройства.' Ю ¹ Мажоритарно-резервированное устройство содержит счетчики 1-1,.,1-3, тактовый вход 2, мажоритарные элементы 3-1...3-п, элемент И-НЕ 4, элемент 5 задержки. .1’5The drawing shows a functional diagram of the device. ' Yu ¹ Majority-redundant device contains counters 1-1,., 1-3, clock input 2, majority elements 3-1 ... 3-p, AND-NOT element 4, delay element 5. .1'5

Счетчики 1-1...1-3 осуществляют .Counters 1-1 ... 1-3 carry out.

Подсчет и параллельную запись информации по переднему фронту сигнала, Приходящего на С-входы соответственно (при переходе из состояния логическо-- 20 ГО 0” в состояние логической 1). Количество мажоритарных элементов * 3-1...3-п определяется количеством · разрядов счетчиков 1-1...1-3.Calculation and parallel recording of information on the leading edge of the signal Coming to the C-inputs, respectively (upon transition from a logical state - 20 GO 0 ”to a logical 1 state). The number of majority elements * 3-1 ... 3-p is determined by the number of · bits of the counters 1-1 ... 1-3.

Элемент 5 задержки обеспечивает 25 задержку,.не превышающую длительность тактового импульса.The delay element 5 provides a 25 delay not exceeding the duration of the clock pulse.

При поступлении на вход элемента И-НЕ 4 переднего фронта тактового импульса с входа 2 устройства на выходе 30 элемента И-НЕ формируется импульс обратной полярности длительностью, сформированной с помощью элемента И-НЕ 4 И элемента задержки.When the front edge of the clock pulse arrives at the input of the AND-NOT 4 element from the input 2 of the device, the reverse polarity pulse is generated at the output 30 of the AND-NOT element with a duration generated by the AND-NOT 4 AND delay element.

Устройство работает следующим образом.The device operates as follows.

При поступлении переднего фронта тактового импульса на вход 2 устройства на выходах накопителей 1-1...When the leading edge of the clock pulse arrives at input 2 of the device at the outputs of drives 1-1 ...

1-3 информации формируется кодовое 4Q слово. При этом сигналы с выходов нулевых разрядов счетчиков 1-.1,,. 1-3 поступают на вцоды мажоритарного элемента 3-1, аналогично на входы мажоритарного элемента 3-2 поступают сигна- 45 лы с выходов единичных разрядов счетчиков 1 — 1,,о 1-3, на входы мажоритарного элемента 3-п.поступают сигналы с η-x выходов разрядов накопителей 1-1 .,.1-3, Восстановленное (в случае сбоя счетчиков 1-1,,,1-3) кодовое слово с выходов мажоритарных элементов 3-1,,.З-η поступает на информационные входы счетчиков 1-1,-,1-3, соответственно с выхода мажоритарного элемента1-3 information is generated code 4Q word. In this case, the signals from the outputs of the zero bits of the counters 1-.1 ,,. 1-3 arrive at the input of the majority element 3-1, similarly the inputs of the majority element 3-2 receive signals 45 from the outputs of the single bits of the counters 1 - 1, about 1-3, the inputs of the majority element 3-p receive signals from η-x outputs of discharges of drives 1-1.,. 1-3, Restored (in the event of a failure of counters 1-1 ,,, 1-3) the code word from the outputs of the majority elements 3-1 ,,. З-η arrives at information inputs of counters 1-1, -, 1-3, respectively, from the output of the majority element

3-1 на входы нулевых разрядов счетчиков 1-1...1-3, с выхода мажоритарного элемента 3-2 на входы единичных разрядов счетчиков 1-1..,1-3, с выхода мажоритарного элемента 3-п на входы η-x разрядов счетчиков 1-1,..1-3. Передним фронтом I - · - импульса параллельной записи с выхода элемента И-НЕ 4 через время задержки после прихода тактового импульса восстановленное кодовое слово запи сывается в счетчики 1-1.,,1-3.3-1 to the inputs of the zero bits of the counters 1-1 ... 1-3, from the output of the majority element 3-2 to the inputs of the single bits of the counters 1-1 .., 1-3, from the output of the majority element 3-p to the inputs η -x bits of counters 1-1, .. 1-3. The leading edge of the I - · - pulse of the parallel recording from the output of the AND-NOT 4 element, after the delay time after the arrival of the clock pulse, the reconstructed code word is written into the counters 1-1. ,, 1-3.

При поступлении на вход 2 устройства последующих тактовых импульсов устройство работает по описанному алгоритму.Upon receipt of a subsequent clock pulses at input 2 of the device, the device operates according to the described algorithm.

Таким образом, в предлагаемом устройстве в отличие от известного восстановление и перезапись информации происходит в течение длительности тактового импульса, что в свою очередь позволяет увеличить быстродействие устройства, а также позволяет принимать и обрабатывать тактовые импульсы с минимальной скважностью, ограниченной лишь временем срабатывания элементов схемы.Thus, in the proposed device, in contrast to the known device, information is restored and rewritten during the duration of the clock pulse, which in turn allows to increase the speed of the device, and also allows you to receive and process clock pulses with minimal duty cycle, limited only by the response time of the circuit elements.

Claims (1)

Формула изобретенияClaim Резервированный счетчик, содержащий первый мажоритарный элемент и первый - третий η-разрядные счетчики, прямые динамические С-входы которых. соединены с тактовым входом резервированного счетчика, отличающийся тем, что, с целью упрощения, в него введены с второго по п-й мажоритарные элементы, элемент задержки и элемент И-НЕ, выходы каждого разряда первого - третьего п-раэрядных счетчиков соединены с соответствующими входами одноименных мажоритарных элементов, выходы которых соединены с одноименными разрядами информационных входов первого третьего η-разрядных счетчиков, входы разрешения параллельной записи которых соединены с выходом элемента И-НЕ, тактовый вход резервированного счетчика соединен с первым и через элемент задержки с вторым входами элемента И-НЕ,A redundant counter containing the first majority element and the first - third η-bit counters, the direct dynamic C-inputs of which. connected to the clock input of the redundant counter, characterized in that, for the sake of simplicity, the second to fifth majority elements, the delay element and the NAND element are introduced into it, the outputs of each bit of the first and third p-row counters are connected to the corresponding inputs majority elements of the same name, the outputs of which are connected to the same-sized bits of the information inputs of the first third η-bit counters, whose parallel recording enable inputs are connected to the output of the AND-NOT element, the clock input is reserved nogo counter connected to the first and through the delay element with the second inputs of the element AND NOT,