Изобретение относитс к области вычисл гельной техники и автоматики и может быть использовано в специализированных арифметических и логических устройствах, оперирующих в двоичной системе счислени и выдающих результат обработки информации дл воспри ти в дес тичной системе. Известен преобразователь кодов из двоично-дес тичной системы счислени в двоич ную, содержащий блок управлени , переключатель экивалентов, запоминающее устройство двоичных эквивапечтов, распределитель двоичных разр дов по весам, регистр числа , одноразр дный двоичный сумматор, регистр результата i Быстродействие этого преобразовател недостаточно высоко и (зависит от числа двоичных разр дов П; преобразование К-Разр дного дес тичного числа длитс в течение времени 4k hi рде - -длительность одного такта преобразовани . Из известных преобразователей двоичного кода в двоично дес тичный наиболее бли ким по технической с тиности к за вленному вл етс преобразователь двоичного кода смешанных чисел в двоично-дес тичный код, содержащий блок управлени ,, вход , соединен с входной управл ющей шиной,выход - с первым входом блока формирован1ш сигналов, первый выход которого соединен через переключатель эквивалентов с входом запом1шающего блока . . Схема этого преобразовател весьма проста, а перевод цвоичного кода смешанных чисел в двоичнодес тичный код осуществл етс беспрограммным путем с использованием двоичных / эквивалентов дес тичных чисел вида (10Г J. где 1 -ОД,2,3Однако быстродейст вие данного преобразоватег также зависит от числа двоичных разр дов ц , а врем перевода достигает значен1Ш 9 k Н t . Целью изобретени вл етс повышение быстродействрш преобразовани двоичного кода смещаиных чисел в двоично-дес тичнь Й ход. Это достигаетс тем, что в преобразователь введены сумматор-вычитатель и (сдвигатель, причем первый вход сумматораJвычитaтeл соедшген с выходом запом наюшего блока, второй вход сумматора вычйта- тел соединен с выходом сдвигатеп , третий вход соединен со вторым выходом блока формировани сигналов, а выход сумматоравычитатеп соединен с первым входом сдвигател и вторым входом блока формировани сшнапов, второй вход сдвигател соединен с входной инфоркшционной шиной, а третий вход соединен с третьим выходом блока формировани сигналов, четвертый выход ко торого соединен с выходной информационной шкной„ На чертеже представлена структурна схема преобразовател двоичного кода смешанных чисел в двоично-дес тичный код. Преобразователь двоичного кода смешанных чисел в двоично-дес тичный код содержит блок управлени 1, блок 2 ({юрмировани сигналов, переключатель эквивалентов 3, запо {инающий блок 4, сумматор-выч татель 5, сдвигатель 6, входную унравл юшую шину 7, входную информационную шину 8, выходную информационную шину 9. Преобразование осуществл етс последовательным нахождением тетрад двоично-дес тичного кода смешанных чисел, начина со старшей тетрады, методом делени обрабатываемого двоичного параллельного кода без восстановлени остатка на двоичные, экви () валенты дес тичных чисел вида ;: - число дес тичных разр дов целой части переводимого числа; ,2,3,... Ik -1), k ; k - общее число дес тичных разр дов переводимого числа. Преобразователь работает следующим образом УнраЕш юший импульс, псюгупаю- ший по ш}ше 7, запускает блок управлени 1; который вырабатывает импульсы, необходимые дл автономного функционировани преобразовател , и пересылает их в блок 2 формирован1ш сигналов. CitrHaa с выхода блока 2 переводит переключатель эквивален тов 3 на считывание из запоминающего бло ка 4 соответствуюшего эквивалента дес тичных чисел (в начале преобразовани старшего , то есть при ), .двоичный параллельный код которогойоступает на вход сумматора-вычитател 5 и служит при нахождении данной тетрады делителем. Одновре менно на другой вход сумматора-вычита- ел 5 в первом такте преобразовани подаетс через сдвигатель 6, управл емый бл ком, 2, двоичный параллельный код входной информации, который беретс делимым (в дальнейшем Д делимым вл етс предьщуший остаток). Бпок 2 разрешает в первом такте преобразовани вычитание делител из делимого в сумматоре-вычитателе 5, откуда на вход сдвигател G-. поступает код полученного частичного остат1са, знаковь-гй разр д которого поступает также в блок 2 дл формировани кода двоично-дес тичной тетрады и определени необходимости вычитани или сложени в сладук. ием такте преобразовани . При этом, если по анализу знакового разр да сумматора-вычитател 5 частичный остаток оказалс отрицательным, то блок 2 выдает на выходную информационную шину 9 в виде очередной цифрь двоично-дес тичной тетрады-нупь и подготавпивает в сумма то ре.-вы читателе 5 пени сложени дл следующего такта преобразовани , а если частичный остаток получилс положительным , то на выходную информационнуп шину 9 выдаетс единица, а в следующем такте производитс вычитание делител из делимого , В следующих тактах определени данной Двоично-дес тичной тетрады делимое , т. е. предьщуший частичный остаток, передаетс через сдвигатель 6 на вход сумматора-вычитател 5 со сдвигом кода на один двоичный разр д в сторону старших разр дов , делитель остаетс прежним. После нахождени всех цифр двоично-дес тичной тетрады, т.е. выполнени четырех тактов, в случае отрицательного остат1са производитс восстановление положительного остатка в дополнительном такте путем прибавлени в сумматоре-вычитателе 5 того же делител к отрицательному остатку. Дл нахождени последующих двоично-дес тичных тетрад переключатель эквивалентов 3 переводитс под воздействием сигналов блока 2 на выборку из запоминающего блока 4 следующих по-пор дку (меньших но величине ) эквивалентов, которые берутс новыми делител ми, в качестве делимых берутс предьщущие положительные остатки и выполн етс пор док вышеописанных действий определени кода каждой тетрады. Процесс преобразовани будет повтор тьс до тех пор, пока не будут найдены все дес тичные разр ды числа. В описываемом преобразователе врем перевода смешанных чисел из двоичного в двоично-дес тичный код уменьшаетс до значени 5 k t и не зависит от разр дности двоичного кода обрабатываемых чисел, что значительно повышает его быстродействие. При этом применение схемы предлагаемого преобразовател в арифметических и логических устройствах специализированных цифровых вычислительных машин позвол ет использовати его узлы при выполнении других операций . формула изобретени Преобразователь дво1гчного кода смешанных чисел в двоично-дес тичный код, содержащий блок управлени , вход которого со:единен с входной управл ющей шиной, выход - с первым входом блока формировани сигна|дов , первый выход которого соединен через переключатель эквивалентов с входом запо- s минаюшего блока, отличаю ший:с тем, что, с целью повышени быстродействи , в него введены сумматор-вычитатель и сдвигатель, причем первый вход сумматора-вычитател соединен с выходом ю запоминающего блока, второй вход сумматоравычитател соединен с выходом сдвигател , третий вход соединен со вторым выхо- . дом блока формировани сигналов, а выходThe invention relates to the field of computing technology and automation and can be used in specialized arithmetic and logic devices operating in binary number system and outputting the result of information processing for perception in the decimal system. A known converter of codes from a binary-decimal number system to a binary one, containing a control unit, an equipments switch, a binary equivalence storage device, a binary bits distributor for weights, a number register, a one-bit binary adder, a result register i. The speed of this converter is not high enough (depends on the number of binary bits P; the conversion of a K-Bit decimal number lasts for a time of 4k hi; a - is the duration of one conversion cycle. Of the known n Binary code to binary decimal converters are the closest to the technical point of view, a binary number converter of mixed numbers to a binary decimal code containing a control block, input, is connected to the input control bus, the output is to the first input A block of signals is formed, the first output of which is connected through an equivalent switch to the input of a storing block. The circuitry of this converter is quite simple, and the conversion of the binary code of mixed numbers into a binary code is carried out programmatically using binary / equivalents of decimal numbers of the form (10Г J. where 1 is OOD, 2,3However, the speed of this transducer also depends on the number of binary digits n, and the transfer time reaches 1H 9 k H t. The aim of the invention is to increase the speed of converting the binary code of the offset numbers into a binary-tenth move. This is achieved by introducing an adder-subtractor and (a shifter), the first input of the adder J, the companion of the com- mand block, the second input of the adder and body are connected to the output of the shifter, the third input is connected to the second output of the signal conditioning unit, and the output of the adder is read connected to the first input of the shifter and the second input of the sshnap formation unit, the second input of the shifter is connected to the input information bus, and the third input is connected to the third output of the signal shaping unit c, the fourth output of which is connected to the output information screen. The drawing shows a block diagram of a binary code converter of mixed numbers into a binary-decimal code. A binary code converter of mixed numbers into a binary-decimal code contains the control unit 1, unit 2 ({ signals, the switch of equivalents 3, the transmitting unit 4, the adder-calculator 5, the shifter 6, the input control bus 7, the input information bus 8, the output information bus 9. The conversion is performed sequentially tetrads finding the binary coded decimal code mixed numbers, starting with the eldest tetrads, by dividing the processed binary parallel code without reduction of the residue on binary iff () Valenta decimal numbers of the form;: - number of decimal bits of the integer part of the translated; 2,3, ... Ik -1), k; k is the total number of decimal digits of the number being translated. The converter operates in the following manner: The UnraEsh pulse, puffing over w} 7, starts control unit 1; which generates the pulses necessary for the autonomous functioning of the converter, and sends them to block 2 formed signals. CitrHaa from the output of block 2 switches the equivalent switch 3 to reading from the storage block 4 corresponding equivalent decimal numbers (at the beginning of the older conversion, i.e. when), which has a binary parallel code that goes to the input of the subtractor 5 and serves when the given tetrad is found divider. At the same time, the other input of the adder-subtract 5 in the first conversion cycle is fed through the shifter 6, controlled by the block, 2, the binary parallel code of the input information, which is divisible (hereinafter, the previous remainder is divisible). Bpoc 2 permits the subtraction of the divisor from the dividend in the adder-subtractor 5, from where the input to the G- shifter is used, in the first step of the conversion. The code of the obtained partial balance arrives, the sign-gy bit of which is also fed to block 2 to form the code of the binary-decimal tetrad and determine whether it is necessary to subtract or add to the sweet. conversion cycle. At the same time, if the partial residue turned out to be negative by analyzing the sign bit of the adder-subtractor 5, then block 2 outputs the output information bus 9 as a regular digit of the binary-decimal tetrad-nup and prepares the reader for the 5 addition for the next conversion cycle, and if the partial balance is positive, then the output information bus 9 is given one, and in the next cycle, the divisor is subtracted from the dividend, In the next cycles of the definition of this Binary-decimal te glad dividend, t. e. predschushy partial remainder is transmitted through the shifter 6 with a shift code input adder-subtractor 5 for one bit towards the MSB divider remains unchanged. After finding all the digits of the binary-decade tetrad, i.e. performing four clock cycles, in the case of a negative balance, a positive balance is restored in the additional cycle by adding the same divider to the negative balance in the subtractor 5 of the same divider. In order to find the subsequent binary decade notebooks, the switch of equivalents 3 is transferred under the influence of signals of block 2 to a sample of storage unit 4 following order (smaller but larger) equivalents that are taken by new dividers, previous positive residues are taken as dividers and performed The order of the above steps for determining the code of each tetrad is given. The conversion process will be repeated until all the decimal places of the number have been found. In the described converter, the time for converting mixed numbers from binary to binary-decimal code is reduced to a value of 5 k t and does not depend on the binary code length of the numbers being processed, which significantly increases its speed. At the same time, the application of the proposed converter circuit in arithmetic and logic devices of specialized digital computers allows using its nodes when performing other operations. Claims of the Invention A binary code converter of mixed numbers into a binary-decimal code containing a control unit, the input of which is: is connected to the input control bus, the output is connected to the first input of the signal conditioning unit, the first output of which is connected to the input switch - s of the last block, distinguished: so that, in order to increase speed, a totalizer-subtractor and a shifter are entered into it, the first input of the totalizer-subtractor is connected to the output of the storage unit, the second input of the totalizer The reader is connected to the output of the shifter, the third input is connected to the second output. the house of the signal conditioning unit, and the output
сумматора-вычитател соединен с первым входом сдвигател и вторым входом блока формировани сигналов, второй вход сдвигател соединен с входной | информационной шиной, а третий вход соединен с третьим выходом блока формировани сигналов, четрертый выход которого соединен с выходной информационной шиной.adder-subtractor is connected to the first input of the shifter and the second input of the signal conditioning unit, the second input of the shifter is connected to the input | information bus, and the third input is connected to the third output of the signal conditioning unit, the fourth output of which is connected to the output information bus.
Источники информации, прин тые во при экспертизе:Sources of information taken during the examination:
1.Авторское свидетепьство СССР № 336382, кп. G Об 1 5/02, 1972.1. Author's testimony of the USSR No. 336382, kp. G O 1 5/02, 1972.
2.Авторское свидетельство СССР N9 296102, кл. G Об Р 5/02, 1969.2.Certificate of the USSR N9 296102, cl. G About R 5/02, 1969.