SU1432512A1 - Series computing device - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и предназначено дл  построени  на его основе специализированных ЦВМ. Цель изобретени  - расширение функциональных возможностей за счет возможности вычислени  сумм произведени. Конвейерное вычислительное устройство содержит сумматор 1, п вычислительных блоков 3, п блоков 4 коррекции и блок 12 формирова- . НИН управл ющих сигналов. 2 ил.,, 5 табл. (ЛThe invention relates to computing and is intended to build specialized digital computers on its basis. The purpose of the invention is to expand the functionality due to the possibility of calculating the sum of the product. The conveyor computing device contains an adder 1, n computing units 3, n correction blocks 4, and a unit 12. NIN control signals. 2 ill., 5 tab. (L

Description

Фаг.1Phage.1

Изобретение относитс  к вычисли- тельной технике и предназначено дл  построени  на его основе специализированных ЦВМ,The invention relates to computing technology and is intended to build on its basis specialized digital computers.

Цель изобретени  - расширение функциональных возможностей за счет возможности вычислени  сумм произведений .The purpose of the invention is to expand the functionality due to the possibility of calculating the sum of works.

На фиг.1 представлена функциональна  схема конвейерного вычисли.тельно- iro устройстваj на фиг,2 - функцио- нальна  схема блока коррекции,Figure 1 shows the functional diagram of the pipeline computation. The iro device is shown in FIG. 2; the functional diagram of the correction unit,

I Конвейерное вычислительное устрой (тво (фиг.1) содержит сумматор 1, 2 первого операнда, п вычисли- 1| ельнык блоков 3, где п - разр дность (| перандов, п блоков 4 коррекции, вход второго операнда, вьгаислительный блок содержит регистры 6 и 7, сумма- оры-вычитатели 8 и 9, коммутаторы 10 и 11, блок 12 формировани  управл ющих сигналов, вход 13 управлени  устройства.I The conveyor computing device (STI (Fig. 1) contains an adder 1, 2 of the first operand, n calculus 1 | elnok blocks 3, where n is the size (| perandas, n correction blocks 4, input of the second operand, and the acceleration block contains registers 6 and 7, the subtractors 8 and 9, the switches 10 and 11, the control signal generating unit 12, the device control input 13.

Блок коррекции (фиг,2) содержит триггеры 14 и 15, регистр 16 делител , регистр 17 веса, регистр 18 частичного остатка, регистр 19 результата , элементы И 20 и 21, сумматоры- вычитатели 22-25, шифратор 26, триггер 27.The correction block (FIG. 2) contains the triggers 14 and 15, the divider register 16, the weight register 17, the partial remainder register 18, the result register 19, the And 20 and 21 elements, the subtractors 22-25, the encoder 26, the trigger 27.

Работу устройства можно по снить на примере вычислени  суммы произведений вектор на вектор, вектор на скал р, скал р на скал р с помощью поворота вектора.The operation of the device can be illustrated using the example of calculating the sum of products of a vector by a vector, a vector on a rocker, and a rocker on a rocker by rotating the vector.

Пусть необходимо умножить вектор с координатами Xv, и у, на вектор с координатами х, и у. Вначале с помощью операции вектор определ ют угол arctg(). Затем, вьтолнив операцию поворот вектора Let you need to multiply the vector with the coordinates Xv, and y, by the vector with the coordinates x, and y. First, the angle arctg () is determined using the vector operation. Then, perform the rotation operation of the vector

на угол({р с учетом разложени  векторов на составл ющие , получаютangle ({p taking into account the decomposition of the vectors into components, get

X K(X.COS Sf y-sinO) (XjXj + )X K (X.COS Sf y-sinO) (XjXj +)

у K(y.cos ® - x-sin®) y K (y.cos ® - x-sin®)

у at

® arc.tg(,® arc.tg (,

xyxy

X, у - координаты исходного век- : Topaj X, y - the coordinates of the source century-: Topaj

, - координаты вектора, повер ; ну тог о на угол ® I, - coordinates of the vector, turn; good angle of ®i

К - козффициент удлинени  вектора .K is the coefficient of vector elongation.

В 1числение вьфажепи  (1) в предлагаемом устройстве осуществл етс  по унифицированному алгоритму Волдера, ,Ч, -,-Е.УгГЧ .At the beginning of the calculation (1) in the proposed device, the Wolder unified algorithm, H, -, - E. UGH, is implemented.

у ,% у ; + Е;хг2 ,y,% y; + E; hg2,

где j +1 - функци , указьшающа  направление поворота, заранее вычислена и хранитс  в дешифраторе: i 1 (0,1,2,..., п-1) - номер итерацииwhere j +1 is the function indicating the direction of rotation, calculated in advance and stored in the decoder: i 1 (0,1,2, ..., n-1) is the iteration number

Отличие алгоритма Волдера от пред лагаемого унифицированного алгоритма Волдера состоит в том, что алгоритм Волдера предполагает вычисление ,. на каждой итерации, а унифицированный алгоритм Волдера - не на каждой итерации. Значение . вычисл ют заранее и хран т в дешифраторе, так как угол поворота векторов заранее известен.The difference between the Wolder algorithm and the proposed Wolder unified algorithm is that the Wolder algorithm involves computing,. at each iteration, and Walder's unified algorithm is not at each iteration. Value of. is calculated in advance and stored in a decoder, since the angle of rotation of the vectors is known in advance.

КTO

К ( D  K (D

кto

X2 + y| X2 + y |

5five

Операци  умножени  скал ра на скал р вьшолн етс  по унифицированному алгоритму Волдера по формуламThe operation of multiplying the scalar by the scalar is performed by the standardized Walder algorithm using the formulas

У,ч. У; + ; W, h. W; +;

( 1( one

(3)(3)

м ®, m ®,

l4l f  l4l f

Операци  умножени  вектора на скал р вьтолн етс  по унифицированному 0 алгоритму Волдера по формуламThe operation of multiplying the vector by the scalar is performed by the unified 0 Walder algorithm using the formulas

,4, .-, . 2-. ,four, .-, . 2-.

у Ui у 1- - ,- у { 2Г , Известно, что при вычислени х с 5 помощью алгоритма Волдера происходит удлинение вектора на величину К,, определ емую соотношениемfor Ui for 1 - -, - at {2Г, It is known that when calculating with 5 using the Wolder algorithm, the vector is extended by the value of K ,, determined by the ratio

Kf П (1 + )Ч , . (5) ioKf P (1 +) H,. (5) io

Таким образом, полученные значени  х и у (после (п-1)-и итерации) в К раз больше истинных координат вектора после, поворота, поэтому необходима коррекци  полученных результатов , т.е. надо найти х,.-;s-, Thus, the obtained values of and y (after (p-1) -and iteration) are K times the true coordinates of the vector after the rotation, therefore, the correction of the obtained results, i.e. need to find x, .-; s-,

Существуют различные методы компенсации .There are various methods of compensation.

00

5five

.1432 .1432

В предлагаемом устройстве каждый следующий шаг итерации алгоритма Вол- дера начинаетс  сразу после получени  одной новой цифры результата пос- ледовательно с делением его на К в полуавтономном режиме вычислений. Высока  скорость вычислений в устройстве достигаетс  за счет использова-, ни  полуавтономного принципа вычис- jg лений, отличающегос  от классического тем, что операци  над операндами вьтолн етс  одновременно с формированием разр дов результата выполнени  предыдущей операции. Такой принцип 15 вь числений предполагает использование дл  представлени  промежуточных результатов избыточной квазиканоничес- кой системы счислени .In the proposed device, each next iteration of the Volder algorithm starts immediately after receiving one new digit of the result in succession with dividing it by K in the semi-autonomous mode of calculations. The high speed of calculations in the device is achieved due to the use of the semi-autonomous principle of calculations, which differs from the classical one in that the operation on the operands is performed simultaneously with the formation of bits of the result of the previous operation. Such a principle of 15 calculations assumes the use of an excess quasicanonical number system for the presentation of intermediate results.

Устройство работает следующим образом .The device works as follows.

В первом такте на первые входы блока 3 поступают первые операнды множимого х. На вторые входы блока 3 поступают вторые операнды множител  у„, Блок 3 осуществл ет арифметические операции с операндами по формуле унифицированного алгоритма Вол- дера. В результате перва  цифра полученного произведени  передаетс  в блок 4 коррекции, так как при вращении происходит удлинение промежуточного результата внутри блока 3, Результат без удлинени  поступает в сумматор 1, где запоминаетс . Во втором такте в блок 3 поступают соответственно следующие коды множимого х и множител  у,, которые после выполнени  арифметических операций с вто- рыми операндами в блоке 3 передаютс  в блок 4 коррекций. Результат без удлинени  поступает в сумматор 1.In the first cycle, the first inputs of block 3 receive the first operands of the multiplicand x. The second inputs of block 3 receive the second operands of the multiplier y, Block 3 performs arithmetic operations with operands according to the formula of the unified Volder algorithm. As a result, the first digit of the obtained work is transmitted to correction block 4, since rotation causes the intermediate result to be extended within block 3. The result without extension goes to adder 1, where it is stored. In the second cycle, block 3 receives the following multiplicable x and multiplier y codes, respectively, which, after performing arithmetic operations with the second operands in block 3, are transmitted to block 4 of corrections. The result without extension enters adder 1.

Аналогично описанному выполн ютс  следующие арифметические операции с соответствующими операндами.Similarly, the following arithmetic operations are performed with the corresponding operands.

Сумматор 1 вьтолн ет в дополнительном коде операции сложени , вычи The adder 1 is executed in the additional code of the add operation,

тани , либо сложени  первого слагае мого с нулем в зависимости от состо ни  управл ющих входов, на которые поступает закодированна  цифра избы- точно1 о квазиканонического кода 1,0,1 (табл. 1). Сумматор-вычита- тель представл ет собой параллельный комбинационный сумматор-вычитатель .с частично групповым переносом.or the addition of the first term to the zero, depending on the state of the control inputs, to which the encoded digit of the excess 1 on the quasicanonical code 1.0.1 comes (Table 1). The adder-subtractor is a parallel combination adder-subtractor with partial group transfer.

1212

Таблица 1Table 1

Блок 3 работает следующим образом.Block 3 works as follows.

В первом такте поступают соответственно коды множимого X, и коды множител  у, в регистры 6 и 7. С начала очередной и-перации коммутаторы 10 и 11 соедин ют соответствующие выходы регистров 6 и 7 с входами сумматоров- вычитателей 8 и 9 таким образом, что на их входы поступают соответственно величины X,- 2 и у 2 Кроме того, на вторые входы сумматоров-вычитате-In the first cycle, multiply X codes are received, and multiplier codes y, into registers 6 and 7. From the beginning of the next iteration, switches 10 and 11 connect the corresponding outputs of registers 6 and 7 to inputs of subtractors 8 and 9 in such a way that to their inputs are received respectively the values of X, - 2 and 2 In addition, the second inputs of adders-subtractors

и улей 8 и 9 поступают величины х полученные на выходах сумматоров-вычи30and hive 8 and 9 receive the values of x obtained at the outputs of the adders-vy30

25 Q 3525 Q 35

4545

5050

5555

1 -111-11

и у.and y.

1-ti1-ti

тателей 8 и 9. Величины х поступают в блок 4 коррекции, где анализируетс  деформаци  поворота вектора.8 and 9. The values of x come into correction block 4, where the deformation of the vector rotation is analyzed.

Работа сумматороБ-вычитателей 8 и 9 управл етс  по величинам , хран щимс  в блоке 12, который выдает очередное значение по номеру итерации i. Номер итерации i используетс  дл  управлени  работой коммутаторов 10 и 11.The operation of combiner-subtractors 8 and 9 is controlled by the values stored in block 12, which outputs the next value by iteration number i. Iteration number i is used to control the operation of switches 10 and 11.

Во втором такте производитс  запись результатов вычислений из первого блока 4 коррекций во второй блок 3, т.е. значени  х- и у., без удлинени  полученных из первого блоки коррекций 4 записываетс  в регистры 6 и 7 второго блока 3 соответственно. Одновременно в регистры 6 и 7 первого блока 3 поступает код второй пары чисел (множимого х„ и множител  у,2).In the second cycle, the calculation results are recorded from the first correction block 4 to the second block 3, i.e. the values of x- and y., without extending the corrections 4 received from the first block, are written into registers 6 and 7 of the second block 3, respectively. At the same time, the registers 6 and 7 of the first block 3 receive the code of the second pair of numbers (multiplicative xn and multiplier y, 2).

В первом блоке 3 производитс  выполнение первой итерации над вторым операндом, аналогичное итерации в первом такте над первым операндом, а во втором блоке 3 вьтолн етс  втора  итераци  над периьм операндом.In the first block 3, the first iteration is performed on the second operand, similar to the iteration in the first cycle on the first operand, and in the second block 3, the second iteration is completed on the first operand.

В третьем такте производитс  запись результатов вычислений из первого и второго блоков 4 коррекций во второй и третий блоки 3 соответственно , и одновременно в регистр 6 и регистр 7 первого блока 3 вычислени In the third cycle, the calculation results are recorded from the first and second correction blocks 4 to the second and third blocks 3, respectively, and simultaneously to register 6 and register 7 of the first calculation block 3

514325514325

итерации поступает третий операнд (код множимого Xj и множител  у).iteration enters the third operand (multiplier code Xj and multiplier y).

В первом блоке 3 вьтолн етс  перва  итераци  над третыт операндом} во втором - втора  итераци  над вторым операндом, в третьем - треть  итераци  над первым операндом,In the first block 3, the first iteration over the third-operand} is completed in the second — the second iteration over the second operand; in the third, the third iteration over the first operand,

Б дальнейшем результаты предьщущих блоков поступают в последующие блоки, юIn the future, the results of the previous blocks come in subsequent blocks,

в первый блок поступает новый операнд и т.д.a new operand enters the first block, etc.

При подаче на вход 13 блока 12 ко ia номера первой итерации на выход первой схемы И подаетс  сигнал 1 % соответствующий +1 при подаче на вход 13 блока 12 кода второй ите рации на выходе блока 13 по вл етс  сигнал О, соответствующий j -1. When the first iteration number is fed to input 13 of block 12, co ia, a 1% signal is supplied at the output of the first circuit and a corresponding +1 signal is fed to input 13 of block 12, the second iteration signal appears at the output of block 13, corresponding to j -1.

аким образом, на выходе дешифратора возникает развернута  во времени необходима  последовательность значений ; . Thus, a sequence of values is required at the output of the decoder; .

Работа блока 4 коррекций.Work unit 4 correction.

На первом такте работы устройстваOn the first step of the device

в первом блоке 4 блока коррекций на входы триггеров 27 и 14 подаютс  со- О тветственно логические 1 и О, ife вход триггера.15 - логический 0 % н|а входы регистра 16 делител  - кодin the first block 4 of the correction block, the inputs of the flip-flops 27 and 14 are respectively given logical 1 and 0, ife the trigger input.15 - logical 0% n | and the inputs of the divider register 16 are the code

входыinputs

чр1сла -- b f при i О, наhp1sla - b f at i О, on

i i регистра 17 веса код 00010,.О, наi i register 17 weights code 00010, .o, on

регистра 18 частичного остат- к - код числа X { + , а и у the register 18 of the partial remainder k is the code of the number X {+, a and y

:г: f: g: f

, а на входы регистра 19 результата - нули. Все числа представл ютс  с четьфьм  знаковыми разр дами (0000, Ж..,Х), , and the inputs of the result register 19 are zeros. All numbers are represented with four significant digits (0000, J .., X),

После приема операндов на указан- -.-..,-After taking the operands on the specified--.- .., -

ные узлы содержимое регистра 16 дели- Затем содержимое с. выходов сумма- ТЕЛЯ поступает на входы сумматора-вы- 45 тора-вычитател  22 поступает на входь читател  22, на другие входы которого cyNjMaTopa-вьгчитател  25, на другие поступает содержимое регистра 19 результата . Одновременно содержимое регистра 18 частичного остатка посту50Nodes nodes register contents 16 delhi- Then contents p. the output of the TELE sum arrives at the inputs of the adder-counter-subtractor 22 arrives at the entrance of the reader 22, to the other inputs of which cyNjMaTopa-reader 29, to the others the contents of the result register 19. At the same time, the contents of the partial balance register 18

пает на входы сумматора-вычитател  24, на другие входы которого поступает содержимое регистра 19 результата . В за1висимости от значений на входах элементов И 20 и 21, на сумматорах- вычитател х 22 и 24 осуществл етс  либо сложение; операндов, либо их вычитание , либо передача первого операнда без изменени  в соответствии с табл. 2.It goes to the inputs of the adder-subtractor 24, on the other inputs of which the contents of the register 19 of the result. Depending on the values at the inputs of the elements And 20 and 21, the adders-subtractors 22 and 24 are either added; operands, or their subtraction, or the transfer of the first operand without change in accordance with Table. 2

входы которого поступает содержимое с выходов сумматора-вычитател  24, Одновременно на входы сумматора-вычи- тател  23 поступает содержимое выхо- дов регистра 19 результата, на другие входы сумматора-вьгчитател  23 поступает содержимое регистра 17.the inputs of which are received from the outputs of adder-subtractor 24; Simultaneously, the inputs of adder-subtractor 23 receive the contents of outputs of the register 19 of the result, the inputs of the adder-reader 23 receive the contents of register 17.

В сумматорах-вьгчитател х 25 к 23 55 в зависимости от значений на выходах шифратора 26 осуществл етс  либо сложение , либо вычитание операндов, либо пропуск операнда без изменени  в соответствии с табл. 4,In the adders 25 to 23 55, depending on the values at the outputs of the encoder 26, either addition or subtraction of the operands, or omission of the operand without modification in accordance with Table 2, is performed. four,

Таблица 2table 2

Операции, выполн емые в сумматорах- вычитател х 22 и 24 соответственноOperations performed in subtractors 22 and 24, respectively

ча первого операнда без изменени .The first operand is unchanged.

Значени  восьми старших разр дов выхода сумматора-вычитател  24  вл ютс  входами шифратора 26, в зависимости от значени  которых на выходах шифратора 26 в соответствии с табл. 3The values of the eight higher bits of the output of the subtractor 24 are the inputs of the encoder 26, depending on the values of which at the outputs of the encoder 26 in accordance with Table. 3

формируетс  код разр да частного весом 2 в квазиканонической системе счислени  1,0,1, которьй затем поступает на входы триггеров 27 и 14 и на управл ющие входы сумматоров-вычитателей 23 и 25.a discharge code of a private weight of 2 is formed in a quasicanonical number system 1.0.1, which is then fed to the inputs of the flip-flops 27 and 14 and to the control inputs of the adders-subtractors 23 and 25.

ТаблицаЗTable3

1one

1one

ОABOUT

Затем содержимое с. выходов сумма- ора-вычитател  22 поступает на входь cyNjMaTopa-вьгчитател  25, на другие Then the contents with. the outputs of the sum-ora-subtractor 22 enters the entrance of cyNjMaTopa-executor 25, to the other

входы которого поступает содержимое с выходов сумматора-вычитател  24, Одновременно на входы сумматора-вычи- тател  23 поступает содержимое выхо- дов регистра 19 результата, на другие входы сумматора-вьгчитател  23 поступает содержимое регистра 17.the inputs of which are received from the outputs of adder-subtractor 24; Simultaneously, the inputs of adder-subtractor 23 receive the contents of outputs of the register 19 of the result, the inputs of the adder-reader 23 receive the contents of register 17.

В сумматорах-вьгчитател х 25 к 23 в зависимости от значений на выходах шифратора 26 осуществл етс  либо сложение , либо вычитание операндов, либо пропуск операнда без изменени  в соответствии с табл. 4,In the adders 25 and 23, depending on the values at the outputs of the encoder 26, either the addition or subtraction of the operands or the operand skipping without changing in accordance with Table 2 is performed. four,

Таблица4Table4

Значени  на выходах пшфратора 26Values at the outputs of the output unit 26

Операции, вьтолн е- мые в сумматорах- вычитател х 25 и 23 соответственноThe operations performed in the adders are subtractors 25 and 23, respectively.

ОABOUT

Примечание.Note.

переда- ча первого операнда без измене- ни .the transfer of the first operand is unchanged.

На втором такте работы устройства осуществл етс  передача информации на регистр следующего (второго) блока 4. На триггеры 27 и 14 поступает содержимое с выходов шифратора 26. На триггер 15 поступает содержимое с выхода триггера 15 первого блока 4. На входы регистра 16 делител  поступает содержимое выхода сумматора-вычитате- л  22 первого блока 4, на входы регистра 17 веса - содержимое регистра 17 веса первого блока 4, сдвинутое вправо на один разр д, на входы регистра 18 частичного остатка поступает содержимое сумматора-вычитател  25 первого блока 4, сдвинутое влево на один разр д, на входы регистра 19 результата поступает содержимое выходов сумматора-вычитател  23 первого блока 4.In the second cycle of the device, information is transmitted to the register of the next (second) block 4. Triggers 27 and 14 receive content from the outputs of the encoder 26. Trigger 15 receives the content from the output of trigger 15 of the first block 4. The inputs of the divider register 16 receive the content the output of the adder-subtractor 22 of the first block 4, to the inputs of the weight register 17 is the contents of the register 17 of the weight of the first block 4, shifted to the right by one bit; the inputs of the partial-balance register 18 receive the contents of the adder-25 of the first block 4, s vinutoe the left by one bit, to result register 19 receives the contents of adder inputs-outputs 23 of the first subtractor block 4.

При полуавтономном принципе вьтол- нени  операции делени  необходимо предварительное накопление старших цифр делител , перед поступлением очередньк операндов осуществл етс  задержка на четыре такта дл  получени  четырех старших разр дов первого частного.With the semi-autonomous principle of dividing the operation, preliminary accumulation of the higher digits of the divider is necessary; before the arrival of the queue operands, a delay of four ticks is performed to obtain the four most significant bits of the first quotient.

На п том такте на в,ходы устройства подаютс  следующие элементы итерации: на входы триггеров 27 и 14 первого блока 4 соответственно 1 и О, на вход триггера 15 логическа  1, наOn the fifth clock cycle in, the device moves the following iteration elements: the inputs of the flip-flops 27 and 14 of the first block 4, respectively, 1 and O, the input of the flip-flop 15, logical 1, the

.,1 ,.,one ,

:входы регистра 16 делител  - Ь: inputs of register 16 divider - b

при i 1, на входы регистра 17 веса число 000100...00, на входы рекод чис при ,at i 1, to the inputs of the register 17 of the weight number 000100 ... 00, to the inputs of the recode numbers at,

результата гистра 18 частичного остатка ла X- а и у ., на входы регистра 19 нулевые значени .the result of the gist 18 partial residual la X- a and y., the inputs of the register 19 are zero values.

На дев том такте на входы устройства осуществл етс  подача операндовOn the ninth clock cycle to the inputs of the device, operands are fed

Г 3G 3

XX

а, и у a and u

1+11 + 1

i 3. в дальнейшем описанные преобразовани  повтор ютс  дл  каждого из блоков устройства и на пi 3. Hereafter, the described transformations are repeated for each of the blocks of the device and on clauses

+ 4 J. - 3 так (з количество+ 4 J. - 3 so (s number

X 4 (X 4 (

звеньев ---links ---

К/TO/

иand

на выходе сумматора-вычитател  12 (п+1)-го блока 4 формируетс  результат вычислени . Врем  вычислени  при этом составит n+4(in-1 )-i-1 вычислени .At the output of the adder-subtractor 12 (n + 1) -th block 4, the result of the calculation is formed. The computation time is n + 4 (in-1) -i-1 calculations.

Сумматоры-вычитатели 22-25 представл ют собой параллельные комбинационные сумматоры-вычитатели с частичными групповыми пepeнoca ш.Adders-subtractors 22-25 are parallel combinational adders-subtractors with partial group shift n.

Шифратор 26 представл ет собой посто нное запоминающее устройство (ПЗУ), прошивка которого осуществл етс  в соответств1 и с табл. 5.The encoder 26 is a read only memory (ROM), the firmware of which is carried out in accordance with and in Table. five.

Выполнение арифметических операций, в устройстве осуществл етс  в избыточном квазиканоническом коде 1,0,1. Дл  кодировани  цифр результата используютс  триггеры 27 и 14 в соответствии с табл. 3.The arithmetic operations in the device are performed in the excess quasi-canonical code 1,0,1. Triggers 27 and 14 are used to encode the result digits in accordance with Table. 3

В устройстве при продвижении информации с первого блока 4 на (п+1)-й блок 4 последовательно в каждом блоке 4 определ етс  разр д весом 2In the device, when advancing information from the first block 4 to (n + 1) -th block 4, each bit 4 is sequentially determined in each block 4

очередного звена итерации.the next link iteration.

1one

Дл  формировани  делител  (п-)To form a divider (n-)

Кочередной итерации каждьм блок 4 содержит сумматор-вычитатель 22. Дл  устранени  ошибок, возникающих при выполнении делен1«1 в полуавтономном режиме, каддый блок содержит сумматор-вычитатель 24.In a sequential iteration, each block 4 contains adder-subtractor 22. To eliminate errors that occur when performing division 1 "1 in semi-autonomous mode, the caddy block contains adder-subtractor 24.

Перевод цифр результата из квазиканонической системы счислени  н двоично-позиционную осуществл етс  с помощью сумматора-вычитател  23.The transfer of the numbers of the result from the quasicanonical number and binary positional systems is carried out using the subtractor 23.

Основное преим тцество блока 4 коррекции , работающего по конвейерному способу обработки информации, заключаетс  в эффект1шном использовании аппаратуры многорегистровых устройств .The main advantage of the correction block 4, which operates by the conveyor method of information processing, is the effect of using multi-register equipment.

ТаблицаЗTable3

Claims (1)

Формула изобретени Invention Formula Конвейерное вычислительное устрой- ство, содержащее п вычислительных блоке, где п - разр дность операндов , причем каждый вычислительный блок содержит первый, второй суммато-A conveyor computing device containing n computing units, where n is the operand size, each computing unit containing the first, second summation ОABOUT ры-вычитатели и первый, второй pci и- стры, npifueM входы первого и второго регистров j-ro вычислтителъного блока,rychitele and the first, second pci of the source, npifueM inputs of the first and second registers j-ro computing unit где i 1,п, соединены соответственно с входами первого и второго операндов устройства, выходы млал.ших разр дов первого и второго регистров i-го вычислительного блока соединеныwhere i 1, p, are connected respectively to the inputs of the first and second operands of the device, the outputs of the first bits and the second registers of the i-th computing unit are connected Соответственно с первыми информационными входами первого и второго сумма- торрв-вычитателей i-ro вычислительного блока, отличающеес  тем, что, с целью расширени  функцио-Accordingly, with the first information inputs of the first and second sum-torv-subtractors of the i-ro computing unit, characterized in that, in order to expand the functional нальных возможностей за счет вьгаисле- ни  суммы произведений, оно содержит п блоков коррекции, блок формировани  управл ющих сигналов и сумматор, каждый вычислительный блок дополнительно содержит первый и второй коммутаторы , каждый блок коррекции содержит четыре сумматора-вычитател , три триггера, два элемента И триггера , регистр делител , регистр веса,Owing to the possibility of summing up the products, it contains n correction blocks, a control signal generation unit and an adder, each computational unit additionally contains first and second switches, each correction block contains four subtractors, three triggers, two elements and triggers , register divider, weight register, регистр частичного остатка, регистр результата, причем выходы старших разр дов первого и второго регистров вычислительного блока соединены с информационными входами первого и второго коммутаторов того же вычислительного блока, выходы которых соединены с вторыми информационными входами соответственно первого и второго сумматоров-вычитателей того же вычислительного блока, вход блока формиро- вани  управл ющих сигналов соединен с входом зшравлени  устройства, вы-; ход блока формировани  управл ющих сигналов соединен с управл ющими входами первого и второго коммутаторовthe partial remainder register, the result register, the outputs of the higher bits of the first and second registers of the computing unit are connected to the information inputs of the first and second switches of the same computing unit, the outputs of which are connected to the second information inputs of the first and second readout adders of the same computing unit, respectively, the input of the control signal generating unit is connected to the device's input input, you-; the path of the control signal generation unit is connected to the control inputs of the first and second switches вычислительных блоков и с управл ющи- ми входами первого и второго сумма- торов-вычитателей вьмислительных блоков , первые входы первого и второгоcomputing blocks and with the control inputs of the first and second totalizer subtractors of the supersensitive blocks, the first inputs of the first and second элементов И i-ro блока коррекции соединены между собой, а их выходы соединены соответственно с первым и вторым управл ющими входами первого сумматор а-вьгчитател  i-го блока коррекции , выход первого триггера i-ro блока коррекции соединен с вторым входом первого элемента И i-ro блока коррекции , вькод второго триггера i-ro блока коррекции соединен с вторым входом второго элемента И i-ro блока коррекции , выход третьего триггера i-ro блока коррекции соединен с вторым входом первого элемента И i-ro блока коррекции и с входом третьегоelements And i-ro correction block are interconnected, and their outputs are connected respectively with the first and second control inputs of the first adder a-drive of the i-th correction block, the output of the first trigger i-ro correction block is connected to the second input of the first element And i -ro correction block, the code of the second trigger of the i-ro correction block is connected to the second input of the second element AND the i-ro correction block, the output of the third trigger of the i-ro correction block is connected to the second input of the first element And the i-ro correction block and to the third П1P1 триггера последующего блока коррекции , nepBbrfi информационный вход первого сумматора-вычитател  i-ro блока коррекции соединен с выходом регистра делител  i-ro блока коррекции, выход первого сумматора-вычитател  i-ro блока коррекции соединен с входом регистра делител  последующего блока коррекции, выход регистра, веса i-ro блока коррекции соединен с первым информационным входом второго сумматора-вычитател  i-ro блока коррекции , выходы (п+3)-х старших разр дов регистра веса i-ro блока коррек- ции соединены с входами (п+3)-х младших разр дов регистра веса последующего блока коррекции, выходы (п+1)-х старших разр дов регистра веса i-ro блока коррекции соединены с входами (п+1)-х младших разр дов первого сумматора-вычитател  i-ro блока коррекции , выход регистра частичного остатка i-ro блока коррекции соединен с первым информационным входом третьего сумматора-вычитател  i-ro блока коррекции , выход регистра результата i-ro блока коррекции соединен с вторым информационным входом второго сумматора-вычитател  i-ro блока кор- рекции, выходы (п+1)-х старших разр дов регистра результата i-ro блока коррекции соединены с вторыми информационными входами tn+1)-x младших разр дов третьего сумматора-вычитате1212the trigger of the subsequent correction block, the nepBbrfi information input of the first totalizer subtractor i-ro of the correction block is connected to the output of the divider register i-ro of the correction unit the weights of the i-ro correction block are connected to the first information input of the second adder-subtractor of the i-ro correction block, the outputs (n + 3) -h high bits of the weight register of the i-ro correction block are connected to the inputs (n + 3) - x low register bits the weights of the subsequent correction block, the outputs of the (n + 1) -high bits of the weight register of the i-ro correction block are connected to the inputs of the (n + 1) lower-order bits of the first totalizer subtractor of the i-ro correction block, the output of the partial remainder register The i-ro of the correction block is connected to the first information input of the third totalizer-subtractor i-ro of the correction block, the output of the result register of the i-ro correction block is connected to the second information input of the second totalizer-subtractor of the i-ro correction block, outputs (n + 1 ) -h senior bits of the register register result i-ro block and connected with second information input tn + 1) -x LSBs third adder-vychitate1212 л  i-ro блока коррекции, выходы первого и второго элементов И i-ro блока коррекции соединены соответственно с первым и вторым управл ющими входами третьего сумматора-вычитател  данного блока коррекции, выход первого сумматора-вычитател  i-ro блока коррекции соединен с входом регистра делител  последующего блока коррекции , первым информационным входом четвертого сумматора-вычитател  i-ro блока коррекции, выход старшего разр да третьего сумматора-вычитател  i-ro блока коррекции соединен с входами шифратора, второй выход третьего сумматора-вычитател  i-ro коррекции соединен с вторым информационным входом четвертого сумматора-вычитател  i-ro блока коррекции, выходы шифратора, первьй и второй, соединены соответственно с первым и вторым управл ющими входами второго и четвертого сумматоров-вычитателей i-ro блока коррекции и с входами первого и второго триггеров i-ro блока коррекции , выходы (п+1)-х младших разр дов четвертого сумматора-вычитател  (i-ro блока коррекции соединены с входами (п+1)-х старших разр дов регистра частичного остатка, выход второго сумматора-вычитател  i-ro блока коррекции соединен с входом регистра результата последующего блока коррекции .l i-ro correction block, the outputs of the first and second elements And the i-ro correction block are connected respectively to the first and second control inputs of the third adder-subtractor of this correction block, the output of the first adder-subtractor i-ro correction block is connected to the input of the divider register the subsequent correction block, the first information input of the fourth equalizer i-ro of the correction block, the output of the higher bit of the third totalizer subtractor of the correction block i-ro is connected to the inputs of the encoder, the second output of the third totalizer- The i-ro correction subtractor is connected to the second information input of the fourth correction block i-ro of the correction block, the encoder outputs, first and second, are connected respectively to the first and second control inputs of the second and fourth correction block i-ro blocks and to the inputs the first and second i-ro triggers of the correction block, the outputs (n + 1) of the low-order bits of the fourth subtractor (the i-of the correction block are connected to the inputs of the (n + 1) -h high bits of the partial remainder register, the output of the second totalizer i-ro block correction is connected to the register input of the result of the subsequent correction block.