SU367421A1 - DIGITAL DEVICE FOR ACCELERATED DIVISION - Google Patents

Description

1one

Изобретение может быть использовано автономно в Качестве специализированного арифметического устройст1ва в системах автоматического регулировани , в телеметрии, автоматике и т. д. или входить в качестве предпроцессора в вычислительные системы дл  ускорени  и повышени  эффективности вычислений в реальпом .масштабе времени.The invention can be used autonomously as a specialized arithmetic unit in automatic control systems, telemetry, automation, etc., or it can be used as a preprocessor in computer systems to speed up and increase the efficiency of computations in real-time.

Известны устройства двоичного делени  по традиционным алгоритмам, состо щие из регистров делимого, делител  и частпого, сумматора и схемы упра влени .Binary division devices according to traditional algorithms are known, which consist of the dividend registers, the divisor and the partial registers, the adder and the control circuit.

Цель изобретени  - повышение быстродействи  устройства.The purpose of the invention is to increase the speed of the device.

Цель достигаетс  тем, что предлагаемое устройство содерл ит матричную схему умножеии , накопительный сумматор, схему расширени , преобразователь дополнительного кода , схему сравнени , распределитель тактовых импульсов и вентили, пр.ичем выход регистра делимого соединен с входом схемы сравнени , выход накопительного сумматора соединен с вторым входом схемы сравнени , выходы регистров делител  и частного соединены с соответствующимИ входами матрицы умно кен1и , выход которой соединен с входами накопительного сумматора и преобразовател  кодов, выход которого соединен с входом накопительного сумматора через вентили, вторые входы которых соединены с входом схемы расширени  и с первым выходом схемы сравнени , выход схемы расширени  соединен с входом регистра частного через вентили, в,тор.ые в.ходы которых соединены с выходом распределител  тактовых импульсов, второй выход схемы сравнени  соединен с вторым входом преобразовател  кодов, третий выход схемы сравнени  соединен с входом распределител  тактовых импульсов.The goal is achieved by the fact that the proposed device contains an multiplication matrix circuit, a cumulative adder, an expansion circuit, an additional code converter, a comparison circuit, a clock distributor and valves, with the output of the dividend register connected to the input of the comparison circuit, the output of the cumulative adder is connected to the second the input of the comparison circuit, the outputs of the divider and quotient registers are connected to the corresponding inputs of the matrix intelligently, the output of which is connected to the inputs of the cumulative adder and transform Eat codes, the output of which is connected to the input of the cumulative adder via gates, the second inputs of which are connected to the input of the expansion circuit and the first output of the comparison circuit; the output of the expansion circuit is connected to the input of the quotient register through the valves, whose current inputs are connected to the output of the clock distributor, the second output of the comparison circuit is connected to the second input of the code converter, the third output of the comparison circuit is connected to the input of the clock distributor.

На фиг. 1 приведена блок-схема устройства; на фиг. 2 - функциональна  схема преобразо .вател  кода в дополнительный.FIG. 1 shows a block diagram of the device; in fig. 2 - functional scheme of converting code into additional.

Цифровое устройство дл  ускоренного делени  по принципу действи  представл ет собойThe digital device for accelerated division according to the principle of operation is

цифровую след шую систему со схемой умножени  в цепи обратной св зи. Работа системы описываетс  соотношениемdigital trace system with a multiplication circuit in the feedback circuit. The operation of the system is described by the relation

,,

где J и У - соответственно делимое и делитель , заданные двоичными к-разр дными числами , а Z - частное, от-разр дное двоичное число (т 2rt).where J and Y are, respectively, the dividend and divisor given by binary c-bit numbers, and Z is the quotient, bit-by-bit binary number (m 2rt).

Значение приближени  делимого (содержимое в сумматоре) на любом шаге можно представить в виде соотношени The value of the approximation of the dividend (the content in the adder) at any step can be represented as a ratio

X, 2 Z,,,i, ,, i-i1 1 где ZOT-,--)- цифра i-ro разр да частного; Аг - частичное произведение на J-M шаге, Лг . На каждом шаге схема сравнени  определ ет знак разности между значением делимого X в регистре и содержимым сумматора, представл ющим приближение Хг, согласно выражению sign г, г sign X -f-1, если Sj О, О, если s. 0, - 1, если s.0, Предлагаемое устройство содержит входной регистр / делимого X; входной регистр 2 делител  ,У; .выходной регистр 3 частного Z; схему (матрица) 4 матричного умножени  дл  получени  частичных произведений сумматор 5 накопительного типа; схему 6 цифрового сравнени ; схему 7 управлени  и подбора значений цифр частного; временной распределитель импульсов дл  импульсного питани  матрицы умножени  и последовательной записи значений цифр частного; группу 9 вентилей дл  записи очередной цифры -частного; схему 10 расширени ; преобразователь 11 входного числа сумматора в дополнительный код; группу вентилей 12 дл  передачи в сумматор частичного произведени  в дополнительном «оде. Преобразователь /У числа, подаваемого на сумматор, в дополнительный код состоит (фиг. 2) из статических триггеров 13, логических схем 14 разделени  и группы вентилей 15 дл  передачи переносов. Схема 7 управлени  и подбора значений цифр частного обеспечивает при помош,и временного распределител  5 импульсов импульсное питание схемы 4 матричного умножени  разнесенными во времени тактовыми импульсами при одновременном подборе приближенных значений Z, на каждом шаге. Кроме того , эта схема вырабатывает исполнительные имлульсы (по сигналам со схемы 10 расширени  импульсов), которые разрешают компенсацию неверно подобранных на предыдущем шаге значений при -помощи группы вентилей 9, и восстанавливает предыдущее значение содержимого в сумматоре. Работает устройство следующим образом. В исходном состо нии значение кодов X и Y записаны в соответствующие регистры. Все остальные регистры и сумматор наход тс  в нулевом состо нии. При подаче импульса запуска (начало вычислени ) на распределитель 8 с последнего постуцает сери  тактовых импульсов , сдвинутых во времени на величину TS. Каждый имлульс по вл етс  только на определенной позиционной шине. Первый тактовый импульс обеспечивает получение значени  первого Частичного произведени  Ль Дл  этого в старшем разр де регистра 5 нервым тактовым импульсом устанавливаетс  единица, этим же импульсом, задержанным на промежутоК т, несколько больший времени установлени  триггера, опрашиваетс  схема 4. В результате умножени  первое частное произведение Л Y-Zm поступает иараллельно на преобразователь 11 и на сумматор 5. Выходы последнего соединены со схемой 6 цифрового сравнени , на второй вход которой подаетс  значение делимого X из регистра 1. Так. как длина разр дной сетки сумматора 5 в общем случае в два раза превышает разр дность регистра 1 (т 2п}, то на входы схел1Ы 6, наход щиес  за пределадМИ разр дной сетки регистра /, подаютс  нулевые потенциалы. Если IB результате сравнени  получают бг О, то по вившийс  на выходе 16 схемы 6 импульс устанавливает схему 11 в нулевое состо ние. С приходом второго тактового импульса устанавливаетс  единица в следующем Zm-i -м разр де регистра j и на выходе схемы 4 по вл етс  следующее частичное произведение Лз Y-Zm-i которое суммируетс  с содержимым в сумматоре 5. Затем полученное новое значение .в сумматоре 5 сравниваетс  с Л . Если в результате сравнени  получаетс  значение &г С О, то на другом выходе 17 схемы 6 по вл етс  импульс, по которому производ тс  суммирование значени  Л2, хранимого в преобразователе 11 в дополнительном коде, с содержимым в сумматоре 5 (операци  вычитани ), а также запуск схемы 10 расширени  с одним устойчивым состо нием, вырабатывающей имнульс длительностью 4 sИмпульс , вырабатываемый схемой 10,  вл етс  разрешающим дл  группы вентилей 9. Следующий тактовый импульс (в данном случае в третьем такте по третьей группе шин). устанавливает единицу в Zm-z разр де регистра 3 и одновременно возвращает в нулевое состо ние  чейку разр да Zm-i через соответствующий (открытый) вентиль группы 9. Операци  вычитани  значени  Лг из содержимого сум.матора 5 осуществл етс  подачей на его вход через открытые вентили группы 12 значени  Л; в дополнительном коде. Операци  преобразовани  пр мого кода в дополнительный производитс  с помощью триггеров /J и труппы вентилей 15. При этом дополнительный код представл ет собою пр мой код, инвертированный начина  после первой значащей цифры в младшем разр де. После окончани  операции вычитани  преобразователь // готов к выполнению следуюHtero шага. Процесс повтор етс  до по влени  последнего /п-го тактового импульса, который заносит единицу в последний младший разр д регистра 3. При равенстве Xi X и , т. е. в случае, когда делимое и делитель  вл ютс  кратными величинами, на выходе 18 схемы 6 по вл етс  сигнал, останавливающий распределитель 8, и процесс вычислени  оканчиваетс . Одновременное по вление единицы в i-м разр де и устранение ее из предыдущегоX, 2 Z ,,, i, ,, i-i1 1 where ZOT -, -) is the digit of the i-ro bit of the private; Ar is a partial product on the J-M step, Лг. At each step, the comparison circuit determines the sign of the difference between the value of the dividend X in the register and the contents of the adder, representing the approximation Xr, according to the expression sign g, g sign X -f-1, if Sj is O, O, if s. 0, - 1, if s.0, the Proposed device contains an input register / divisible X; input register 2 divider, Y; . Output register 3 quotient Z; matrix multiplication scheme (matrix) 4 for obtaining partial products of accumulative-type adder 5; digital comparison circuit 6; circuit 7 for controlling and selecting the values of quotients of a quotient; a time pulse distributor for pulsing the multiplication matrix and sequentially recording the values of the quotient digits; a group of 9 gates for recording the next digit-part number; expansion circuit 10; Converter 11 input number of the adder in the additional code; a group of valves 12 for transmitting to the partial product adder in the additional ode. The converter / V of the number supplied to the adder to the additional code consists (Fig. 2) of static flip-flops 13, separation logic circuits 14 and a group of gates 15 for transferring the transfers. The circuit 7 for controlling and selecting the values of quotients provides, with the aid of the temporal distributor of 5 pulses, pulsed power supply of the circuit 4 of the matrix multiplication with time-separated clock pulses while simultaneously selecting approximate values of Z, at each step. In addition, this scheme generates actuator impulses (based on signals from pulse expansion circuit 10), which allow compensation for incorrect values selected at the previous step by using the valve group 9, and restores the previous value of the contents in the adder. The device works as follows. In the initial state, the value of the codes X and Y are written to the corresponding registers. All other registers and the adder are in the zero state. When a start pulse is applied (commencement of the calculation) to the distributor 8, the series of clock pulses shifted in time by the value of TS will start from the last one. Each impulse appears only on a specific positional tire. The first clock pulse provides the value of the first Partial product. For this, in the higher deregister register 5, the nerve pulse sets the unit, and the same pulse, delayed by a span of T, somewhat longer trigger establishment time, polls the circuit 4. As a result, the first partial product L Y-Zm is fed in parallel to the converter 11 and to the adder 5. The outputs of the latter are connected to the digital comparison circuit 6, the second input of which is supplied with the value of the dividend X from the register a 1. So. As the length of the discharge grid of the adder 5 in general is twice as large as the register 1 (m 2p), then the potentials of the circuit 6, which are beyond the limits of the MAMI of the discharge grid of the register /, are given zero potentials. , then the pulse generated at the output 16 of circuit 6 sets the circuit 11 to the zero state. With the arrival of the second clock pulse, one is set in the next Zm-i th register bit j and the output of circuit 4 is the following partial product Lz Y- Zm-i which is summed up with the contents in sum Matore 5. Then, the obtained new value in adder 5 is compared with L. If the comparison results in a value of & g C O, then another output 17 of circuit 6 gives rise to a pulse, which is used to sum the value of A2 stored in the converter 11 in the additional code, with the contents in adder 5 (subtraction operation), as well as the start of expansion circuit 10 with one steady state producing a 4 s pulse. The pulse produced by circuit 10 is permitting for a group of gates 9. The next clock pulse (in In this case, in the third cycle for the third group of tires). sets the unit in Zm-z bit de reg 3 and simultaneously returns to the zero state the bit cell Zm-i through the corresponding (open) gate of group 9. The operation of subtracting the value of Ar from the contents of the sum of the mat 5 is performed by inputting it through the open valves of group 12 of value L; in the additional code. The operation of converting a direct code to an additional one is performed using the triggers / J and a group of gates 15. In this case, the additional code is a direct code, inverted starting after the first significant digit in the low order. After the completion of the subtraction operation, the converter // is ready for execution in the next htero step. The process repeats until the occurrence of the last / nth clock pulse, which puts the unit at the last least significant bit of register 3. If Xi X and, i.e., in the case where the dividend and divisor are multiples, output 18 Circuit 6 a signal appears, stopping the valve 8, and the calculation process ends. Simultaneous occurrence of the unit in the ith category and its elimination from the previous one

(i-1-го) разр да не оказывает никакого вли ни  на получение частичного произведени  Ai, так как дл  такта / в матрице умножени  задействована только шина Z,-, а шина Z, оказываетс  вне пол  произведени  операции умножени .The (i-1) bit has no effect on obtaining the partial product Ai, since for the tact / multiplication matrix only the Z bus is involved, and the Z bus is outside the multiplication field of the multiplication operation.

Таким образом, путем последовательной подстановки значений значащих разр дов частного и проверки -их верности получаетс  значение частного Z с точностью 2-™. Цикл вычислени  определ етс  длиной разр дной сетки делимого и делител  и в наихудшем случае состоит из i т шагов.Thus, by successively substituting the values of the significant bits of the quotient and checking their validity, the value of the quotient Z is obtained with an accuracy of 2- ™. The calculation cycle is determined by the length of the bit grid of the dividend and the divisor and in the worst case consists of i t steps.

Предмет и з о б р е т е :Н и  Subject and purpose: N and

Цифровое устройство дл  ускоренного делени , содержащее регистры делимого, делител  и частного, отличающеес  тСхМ, что, с целью повышени  быстродействи , оно содержит матричную схему умножени , накопительныйA digital device for accelerated division, containing registers of the dividend, divisor, and quotient, characterized by TCM, which, in order to increase speed, it contains a matrix multiplication scheme, cumulative

сумматор, схему расширени , преобразователь дополнительного кода, схему сравнени , распределитель тактовых импульсов и вентили, выход регистра делимого соединен с входом 5 схемы сравнени , выход накопительного сумматора соединен с вторым входом схемы сравнени , выходы регистров делител  и частного соединены с соответствующими входами матрицы умножени , выход которой соединен сan adder, an expansion circuit, an additional code converter, a comparison circuit, a clock pulse distributor and gates, the output of the dividend register is connected to the input 5 of the comparison circuit, the output of the cumulative adder is connected to the second input of the comparison circuit, the outputs of the divider and private registers are connected to the corresponding inputs of the multiplication matrix, the output of which is connected to

0 входами накопительного сумматора и преобразовател  кодов, выходом подключенного к входу накопительного сумматора через вентили , вторые входы которых соединены с входом схемы расширени  и с первым выходом схемы0 inputs of the cumulative adder and code converter, the output connected to the input of the cumulative adder through gates, the second inputs of which are connected to the input of the expansion circuit and the first output of the circuit

5 сравнени , выход схемы расширени  соединен через вентили с входом регистра частного, вторые входы которого соединены с выходом распределител  тактовых импульсов, второй выход схемы сравнени  соединен с вторым входом преобразовател  кодов, третий выход схемы сравнени  соединен с входом распределител  тактовых ИМПУЛЬСОВ.5, the output of the expansion circuit is connected through gates to the input of the private register, the second inputs of which are connected to the output of the clock distributor, the second output of the comparison circuit is connected to the second input of the code converter, the third output of the comparison circuit is connected to the clock distributor.

ОстаноOstano

Пр мой код Риг 2Pr my code Rig 2