SU1282117A1 - Dividing device - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть применено дл  вьшолнени  операции делени  чисел. Целью изобретени   вл етс  повышение быстродействи  за счет образовани  остатка в двухр дном коде за счет формировани  в каждом цикле по значению старших р зр дов делител  и остатка нескольких цифр частного . Правильное формирование цифр частного в устройстве осуществл етс  с помощью двух блоков делени  усеченных чисел, коммутатора и сумматора. 4 ил..The invention relates to computing and can be applied to perform the operation of dividing numbers. The aim of the invention is to increase the speed due to the formation of a residual in a two-way code by forming in each cycle the value of the higher orders of the divider and the remainder of several partial quotients. Correct generation of quotients in the device is carried out with the help of two blocks of truncated numbers, a switch and an adder. 4 or ..

Description

ю эоuh

11eleven

Изобретение относитс  к вычисли- тельной технике и может быть применено в быстродействующих арифметических устройствах дл  выполнени  операции делени  чисел.The invention relates to a computing technique and can be applied in high-speed arithmetic devices for performing the division of numbers.

Цель изобретени  - повышение быстродействи  устройства.The purpose of the invention is to increase the speed of the device.

На фиг.1 приведена структурна  схема предлагаемого устройства; на фиг.2 - функциональна  схема блока делени  усеченных чисел при К 3J на фиг.З - микропрограмма работы устройства} на фиг.4 - функциональна  схема блока управлени .Figure 1 shows the structural diagram of the proposed device; Fig. 2 is a functional block diagram of the truncated numbers at K 3J in Fig. 3 — device operation microprogram}; in Fig. 4 is a functional block diagram of the control unit.

Устройство дл  делени  содержит (фиг.1) первый 1 и второй 2 регистры остатка, регистр 3 делител , сумматор 4 частного, первый 5 и второй 6 блоки делени  усеченных чисел, первый коммутатор 7, бло.к 8 умножени , вычитатель 9, сумматор 10, второй коммутатор 11, блок 12 управлени , входы данных 13 и синхронизации 14 устройства, выходы частного 15 и остатка 16 устройства, выходы 17 и 18 первого и второго регистров остатка соответственно, выходы 19 и 20 старших разр дов первого и второго регистров остатка соответственно, выходы 21 первого коммутатора, выходы 22 ре гистра делител , выходы 23 старших разр дов регистра делител , выходы 24 и 25 первого и второго блоков делени  усеченных чисел соответственно выходы 26 второго коммутатора, выходы 27 и 28 переноса в старшие разр ды и суммы сумматора 10 соответственно , выходы 29 и 30 первой и второй группы блока умножени , выходы 31 и 32 разности и заема вычитател , пер- вый, второй, третий, четвертый и п тый выходы 33-37 блока управлени .The device for dividing contains (Fig. 1) the first 1 and second 2 registers of the remainder, the register 3 of the divider, the adder 4 of the quotient, the first 5 and the second 6 blocks dividing the truncated numbers, the first switch 7, block 8 multiplying, the subtractor 9, the adder 10 , the second switch 11, the control unit 12, the data inputs 13 and the device synchronization 14, the outputs of the private 15 and the device residue 16, the outputs 17 and 18 of the first and second residue registers, respectively, the outputs 19 and 20 of the first bits and the second residue registers, respectively, outputs 21 of the first switch, outputs 22 regi tra divider, 23 higher bit outputs of divider register, 24 and 25 outputs of the first and second blocks of truncated numbers, respectively, the second switch outputs 26, high bit outputs 27 and 28 and the sum of the adder 10, respectively, outputs 29 and 30 of the first and second the multiplier unit groups, the outputs 31 and 32 of the difference and the subtractor loan, the first, second, third, fourth and fifth outputs 33-37 of the control unit.

Блок делени  усеченных чисел (фиг.2) содержит  чейки 38-41 первого , второго, третьего и четвертого типов, соответственно, входы А, В, С Е, Q  чеек 38 первого типа D, R, S, Н, F, L  чеек 38 первого типа , входы X, У, Z, W  чеек 39 второг типа выходы V, U  чеек 39 второго типа, входы D1, D2, D3, D4, R1, R2, R3,  чеек 40 третьего типа, выходы К  чеек 40 третьего типа, входы N и М  чеек 41 четвертого типа, выходы Т и G  чеек 41 четвертого типа. I.The block of division of truncated numbers (Fig. 2) contains cells 38-41 of the first, second, third and fourth types, respectively, inputs A, B, C E, Q cells 38 of the first type D, R, S, H, F, L cells 38 of the first type, inputs X, Y, Z, W of cells 39 second type of outputs V, U of cells of the second type 39, inputs D1, D2, D3, D4, R1, R2, R3, cells of the third type 40, outputs K of cells 40 of the third type, inputs N and M cells 41 of the fourth type, outputs T and G cells 41 of the fourth type. I.

Блок управлени  (фиг.4) содержитThe control unit (Fig.4) contains

счетчик 42 и блок 43 пам ти микрокоманд .counter 42 and block 43 of memory of microinstructions.

5five

5five

2121

5five

О ABOUT

0 , 35 0, 35

55 55

4545

172172

Первый регистр 1 остатка (п+1)- разр дный, из которых один разр д расположен слева от зап той, а п разр дов - справа от зап той. В исходном состо нии в зтом регистре хранитс  п-разр дный двоичный код делимого без знака, а в процессе делени  в него записываютс  значени  сумм очередных остатков, формируемых в устройстве в двухр дном коде (в виде двух чисел: первое число  вл етс  поразр дной суммой остатка, а второе - его поразр дными переносами). Второй ре- гистр 2 остатка содержит п разр дов, из которых один расположен слева от зап той, а остальные - справа. В исходном состо нии этот регистр обнулен . Регистр 3 делител  п-разр дный, причем все разр ды р асположены справа от зап той. В регистре делител  3 в исходном состо нии хранитс  п-разр дный двоичный код делител  без знака . Предполагаетс , что регистры реализованы на основе двухтактных синхронных DV-триггеров. Запись информации в регистры производитс  по синхроимпульсу при наличии разрешающего потенциала на их V-входах.The first register 1 of the remainder (n + 1) is a bit, of which one bit is to the left of the decimal point, and n bits is to the right of the decimal. In the initial state, the n-bit binary code of the divisible unsigned is stored in this register, and in the process of division, the values of the sums of successive residues generated in the device in the two-row code (in the form of two numbers: the first number is the bit-by-bit) are written into it. the remainder, and the second - its bitwise transfers). The second register 2 residues contains n bits, of which one is located to the left of the comma and the rest to the right. In the initial state, this register is cleared. The register 3 is an n-bit divider, all bits are located to the right of the comma. In the divider 3 register, the n-bit binary code of the unsigned divider is stored in the initial state. It is assumed that the registers are implemented on the basis of push-pull synchronous DV-flip-flops. Writing information to the registers is performed on a clock pulse in the presence of a resolving potential at their V-inputs.

ii

Сумматор 4 частного предназначенThe adder 4 private intended

дл  хранени  частного. В первом такте делени  сумматор 4 частного обнул етс  путем подачи импульса с входаfor private storage. In the first division cycle, the adder 4 quotient is zeroed by applying a pulse from the input

14синхронизации устройства на его синхровход и разрешающего потенциала с первого вькода 33 блока 12 управлени  на вход разрешени  установки14 synchronization of the device to its synchronous input and permissive potential from the first code 33 of the control unit 12 to the installation enable input

в нуль сумматора 4.частного. Во всех других тактах работ ы устройства в сумматоре 4 частного накапливаетс  значение частного. Дл  этого к значению частного, сформированному на пре- дьщущих тактах работы устройства и сдвинутому на (k-1) разр д влево (в сторону старших разр дов), прибавл етс  значение k цифр частного, сформированных на выходах 26 второго коммутатора 11 в текущем такте. Запись результата этого суммировани  в сумматор 4 частного производитс  по синхроимпульсу при наличии разрешающего потенциала на входе разрешени  записи , который подключен к второму выходу 34 12 управлени . После завершени  делени  образованное в сумматоре 4 частное поступает на выходto zero of the partial adder. In all other cycles of operation of the device in the adder 4 of the private accumulates the value of the private. To do this, to the value of the quotient formed on the forward clock cycles of the device and shifted by (k-1) bit to the left (towards the higher bits), the value of k digits of the quotient generated at the outputs 26 of the second switch 11 is added in the current clock . The result of this summation is recorded in the adder 4 of the quotient produced by a sync pulse in the presence of a permit potential at the recording resolution input, which is connected to the second control output 34 12. After completion of the division, the quotient formed in adder 4 is output.

15частного устройства. Предполагаетс , что сумматор 4 частного реализован точно так же, как и в известном15 private device. It is assumed that the adder 4 quotient is implemented in the same way as in the known

31283128

устройстве, т.е. на основе комбинационного сумматора и регистра.device, i.e. on the basis of a combination adder and register.

Формирование k цифр частного на каждом такте работы предлагаемого устройства производитс  путем делени  значени  старших разр дов неприведенного остатка на значение старших газ- р дов делител , увеличенное на единицу младшего разр да. Увеличение значени  старших разр дов делител  на единицу младгаего разр да устран ет возможность получени  в устройстве k цифр частного с избытком. Но, так как в предлагаемом устройстве при формировании k цифр частного используютс  старшие разр ды неприведенного остатка , становитс  возможным образова- ние значени  k цифр частного с избытком . Дл  исключени  этого в устройстве предусмотрены два канала форми- Formation of k private numbers at each step of the operation of the proposed device is performed by dividing the value of the higher bits of the unreduced remainder by the value of the higher divisor gases, increased by a unit of the least significant bit. Increasing the value of the higher bits of the divider per unit of its least bit eliminates the possibility of obtaining in the device k private numbers with an excess. But, since in the proposed device, when generating k private figures, the higher bits of the unreduced residue are used, it becomes possible to generate the values of k private figures with excess. To avoid this, the device has two channels

ровани  k цифр частного. Первый канал образован первым блоком 5 делени  усеченных чисел. На его выходах 24 формируетс  k цифр частного путем р,е- лени  старших разр дов неприведенного остатка на значение старших разр дов делител , увеличенное на единицу младшего разр да, в предположении,t k k private numbers. The first channel is formed by the first block 5 dividing truncated numbers. At its outputs 24, k private digits are formed by p, increasing the higher bits of the unreduced remainder by the value of the higher digits of the divider, increased by a unit of the lower digits, under the assumption

что после приведени  остатка к одно- р дному коду в его старшие разр ды не поступает сигнал переноса из младших разр дов. Второй канал включает второй блок 6 делени  усеченных чисел. На его выходах 25 формируетс  k цифр частного путем делени  старших разр дов неприведенного остатка на значение старших разр дов делител , увеличенное на единицу младшего разр да , в предположении. Что после при- ведени  остатка к однор дному коду в его старшие разр ды поступает единичный сигнал переноса из младших разр дов. Выборка же необходимого значени  k цифр частного осуществл - етс  с помощью второго сумматора 11, который управл етс  сигналом, образо ванным на выходе 27 переноса в старшие разр ды сумматора 10. Если сигнал на выходе 27 сумматора 10 соответст- вует логическому нулю, то второй коммутатор 11 передает на свои выходы 26 значение k цифр частного, сформированных в первом блоке 5 делени  усеченных чисел, в противном случае на выходы 26 второго коммутатора 11 передаетс  значение k цифр частного , образованных во втором блоке 6 делени  усечённых чисел. Второй коммута174 that, after the remainder is reduced to a single-digit code, the transfer signal from the lower-order bits does not arrive at its higher bits. The second channel includes the second block 6 dividing the truncated numbers. At its outputs 25, k private digits are formed by dividing the higher bits of the unreduced remainder by the value of the higher digits of the divider, increased by a unit of the lower digits, under the assumption. That, after reducing the remainder to a single-sided code, a single transfer signal from the lower-order bits arrives at its highest bits. The sampling of the required value of k private digit is carried out using the second adder 11, which is controlled by the signal formed at the transfer output 27 to the higher bits of the adder 10. If the signal at the output 27 of the adder 10 corresponds to a logical zero, then the second switch 11 transmits to its outputs 26 the value of k digits of the quotient formed in the first block 5 dividing the truncated numbers; otherwise, the outputs k 26 digits of the quotient formed in the second block 6 dividing the truncated numbers are transferred to the outputs 26 of the second switch 11. Second switch174

тор 11 может быть реализован на элементах 2И-ИЛН.torus 11 can be implemented on the elements 2I-LII.

Число старших разр дов делител  и остатка, необходимое дл  обработки в первом 5 и втором 6 блоках делени  усеченных чисел дл  получени  значени  k цифр частного с точностью до единицы их младшего разр да, зависит от диапазона значений делимого и делител  . Пусть делимое х и делитель у - нормализованные положительные двоичные дроби, т.е. б 1 и . Разумеетс , что это справедливо только на первом шаге делени . -,Б дальнейшем, когда в роли делимого выступают промежуточные остатки , возможно нарушение нормализации делимого как влево, так и вправо. В общем случае делимое х в предлагаемо устройстве может измен тьс  в пределах . При прин тых допущени  дл  получени  на выходах 24 и 25 первого 5 и второго 6 блоков делени  усеченных чисел k двоичных цифр частного с точностью до единицы их младшего разр да достаточно обработать (k+2) старших разр дов делимого х (один разр д - слева от зап той, а (k+1) разр дов - справа от зап той) и (k+2) старших разр дов делител  у (все разр ды наход тс  справа от зап той ) .. В первом блоке 5 производитс  деление значени  старших (k+2) разр дов неприведенного остатка, поступающих на входы делимого первой и второй групп блока 5 с выходов 19 и 2 старших разр дов первого и второго регистров 1 и 2 соответственно, на значение старших (k+2) разр дов делител , поступающих на входы делител  блока 5 с выходов 23 старших разр дов регистра 3, увеличенное на единицу младшего разр да, в предположении , что после приведени  остатка к однор дному коду в его старшие разр ды не поступает сигнал переноса из младших разр дов. В блоке 6 производитс  деление .значени  старших (k+2) разр дов неприведенного остатка, поступающих на входы делимого блока 6 с выходов 19 и 20 старших разр дов регистров 1 и 2 соответственно, на значение старших (k+2) разр дов делител , поступающих на входы делител  блока 6 с выходов 23 старших разр дов регистра 3, увеличенное на единицу младшего разр да, в предположении , что после приведени  остатка к однор дному коду в его старшие разр 512821The number of higher bits of the divider and the remainder needed for processing in the first 5 and second 6 blocks of the truncated numbers to get the value of k quintuples with an accuracy of one of the least significant bit depends on the range of the values of the dividend and the divisor. Let the divisible x and the divisor y be normalized positive binary fractions, i.e. b 1 and. Of course, this is true only in the first step of dividing. -, B further, when intermediate residues act as a dividend, the normalization of the dividend both to the left and to the right is possible. In general, the dividend x in the inventive device may vary within. Under accepted assumptions, to obtain at outputs 24 and 25 of the first 5 and second 6 blocks of dividing truncated numbers k binary digits of quotient with an accuracy of one of their least significant bits, it suffices to process (k + 2) most significant bits of the dividend x (one bit of the comma, and (k + 1) bits are to the right of the combo and (k + 2) most significant digits of the divider (all bits are to the right of the combo) .. In the first block 5, the values of the older ones are divided (k + 2) bits of the unreduced remainder arriving at the inputs of the divisible first and second groups of block 5 from the outputs 19 and 2 are senior bits of the first and second registers 1 and 2, respectively, on the value of the higher (k + 2) divider bits arriving at the inputs of the divider of block 5 from the outputs of the 23 higher bits of register 3, increased by one low-order bit, assuming that bringing the remainder to a single-stage code at its highest bits does not receive a transfer signal from the lower bits. In block 6, the values of the higher (k + 2) bits of the irreducible remainder, arriving at the inputs of the divisible block 6 from the outputs of 19 and 20 high bits of registers 1 and 2, respectively, are divided by the value of the higher (k + 2) divider bits, arriving at the inputs of the divider block 6 from the outputs of the 23 most significant bits of register 3, increased by one low-order unit, assuming that after reducing the remainder to the single-root code to its high-order bits 512821

ды поступает единичный сигнал переноса из младших разр дов. При этом значение k-разр дного частного, получаемого на выходах 26, может быть либо равно значению старших К разр дов 5 частного, получаемому при делении п-разр днык чисел, либо меньше егоA single carry signal comes from the lower bits. At the same time, the value of the k-bit of the quotient obtained at the outputs 26 can either be equal to the value of the higher K bits of the 5 quotient obtained by dividing the n-bit digits of the numbers, or less than

на единицу младшего разр да с весом 2-(к-0 ,per unit of lower order with a weight of 2- (k-0,

I10I10

Однотактна  делительна  матрица (фиг,2) выполн ет деление (k+2)-pa3- р дного делимого, представленного в двухр дном коде, на (k+2)-разр дный делитель по методу без восстановлени  5 остатка и без приведени  переносов в остатках. Если цифра частного равна единице, то вычитание делител  из остатка производитс  прибавлением обратного кода делител  без прибавлени  20 единицы в младший разр д. Если цифра частного равна нулю, то к значению остатка прибавл етс  значение пр мого кода делител  с прибавлением единшда в младший разр д. Этим обеспечиваетс  25 увеличение значени  делител  на единицу младшего разр да. Делимое поступает в матрицу по шинам 19 и 20 в двухр дном коде, делитель подаетс  по шине 23. Матрица дл  делени  реализо- ЗО вана на  чейках четьфек типов, Выходные сигналы  чейки 38 первого Tjma формируютс  по следующим булевым выражени м; F Q, Н С; S, А + В + +C+Q; D(A+B+C+ Q)&E; И 35 (А -I- В + С + Q) + Е; 1 L (А + В)& (с + Q) + А&В. Выходные сигналы  чейки 39 второго типа формируютс  по булевым выражени м: + Z + W. Выходные сигналы  чейки 40 40 третьего типа формируютс  по булевым выражени м; К D4 R3RR2&R1 -f D3&R3&X X R1 + D2&R1 + D1. Выходные сигналы  чейки 41 четвертого типа формируютс  по булевым выражени м; Т N + М; 45 G N + М. В первом блоке 5 на входы А и В младшей  чейки (типа 38) первой линейки матрицы с шины Р подаетс  сигнал логического нул , в блоке 6 на входы А и В младшей  чейки 38 пер- 50 вого типа первой линейки матрицы с шины Р подаетс  сигнал логической единицы. Последним обеспечиваетс  . увеличение значени  старших разр дов неприведенного остатка на единицу 55 младшего разр да в блоке 6, в котором формируютс  k разр дов частного, в предположении, что после приведени  остатка к однор дному коду в его ста176The single-stroke divisor matrix (FIG. 2) performs division of (k + 2) -pa3-regular divisible, represented in two-fold code, by (k + 2) -disable divider according to the method without restoring 5 residuals and without bringing carry residues. If the quotient is equal to one, then the subtraction of the divider from the remainder is done by adding the reciprocal divider code without adding 20 units to the least significant bit. If the quotient is zero, then the value of the remainder is added to the value of the direct divider code with the addition to the least significant bit. This ensures a 25-fold increase in the value of the divider per unit of the least significant bit. The dividend enters the matrix via buses 19 and 20 in a two-slot code, the divider feeds through bus 23. The matrix for dividing the implementation of the DAT on cells of four types, the output signals of the cell 38 of the first Tjma are formed according to the following boolean expressions; F Q, H C; S, A + B + + C + Q; D (A + B + C + Q) &E; And 35 (A-I-B + C + Q) + E; 1 L (A + B) & (c + q) + A & B. The output signals of the second type of cell 39 are formed by the Boolean expressions: + Z + W. The output signals of the third type cell 40 40 are formed by the Boolean expressions; To D4 R3RR2 & R1 -f D3 & R3 & X X R1 + D2 & R1 + D1. The output signals of the fourth-type cell 41 are formed by Boolean expressions; T N + M; 45 GN + M. In the first block 5 a logical zero signal is applied to the inputs A and B of the lower cell (type 38) of the first matrix line from the bus P, and in block 6 to the inputs A and B of the lower cell 38 of the first type of the first matrix line a logical unit signal is sent from bus P. The latest is provided. the increase in the value of the higher bits of the unreduced residue by unit 55 of the lower order in block 6, in which k private bits are formed, under the assumption that after reducing the remainder to the single-root code in its standard 176

ршие разр ды поступает сигнал переноса из младших разр дов.The remaining bits receive a transfer signal from the lower bits.

С помощью сумматора 10 двухр дный код остатка, хранимый в первом 1 и втором 2 регистрах остатка, преобразуетс  в однор дный код. Если вычи- татель 9 реализован на одноразр дных двоичных вычитател х и в нем формируетс  остаток в двухр дном коде в виде разности и займа, то сумматор 10 фактически осуществл ет операцию вычитани . Предполагаетс , что эта операци  выполн етс  через суммирование. Дл  зтого необходимо информацию, по- ступающзто на его вход с выхода 18 регистра 2, проинвертировать, а на вход переноса сумматора 10 подать сигнал логической единицы (сумматор 10 комбинационного типа с ускоренным распространением переноса). На выход 27 переноса в старшие разр ды сумматора 10 поступает сигнал переноса, образованный в разр де сумматора 10 с весом Этот же сигнал переноса поступает в разр д сумматора 10 с весом ,With the help of an adder, a 10-digit residual code stored in the first 1 and second 2 residual registers is converted into a single-digit code. If subtractor 9 is implemented on one-bit binary subtractors and a residual in a two-row code is formed in it in the form of a difference and a loan, then adder 10 actually performs the subtraction operation. It is assumed that this operation is performed through summation. For this it is necessary to invert the information coming into its input from the output 18 of register 2, and send a signal of the logical unit to the transfer input of the adder 10 (the combinator 10 of the combinational type with the accelerated propagation of transfer). The transfer output 27 to the higher bits of the adder 10 receives a transfer signal formed in the discharge of the adder 10 with a weight This same transfer signal enters the discharge of the adder 10 with a weight,

Блок 12 управлени  координирует работу узлов и блоков устройства при выполнении в нем операции делени  чисел. Счетчик 42 накапливающего типа и предназначен дл  естественной адресации микрокоманд. Вход счета счетчика соединен с входом 14 синхронизации устройства. В качестве блока 43 пам ти микрокоманд может быть применена быстродействующа  посто нна  пам ть емкостью (т+2) 5, где m г-т.The control unit 12 coordinates the operation of the nodes and units of the device when performing the division number operation therein. Counter 42 is an accumulating type and is intended for the natural addressing of micro-instructions. The counting input of the counter is connected to the input 14 of the device synchronization. As a microcommand memory block 43, a high-speed constant memory with a capacity of (t + 2) 5 can be applied, where m g-t.

В caNJoM начале работы устройства счетчик 42 устанавливаетс  в некоторое исходное состо ние, например в ноль (на фиг.4 цепь установки счетчика 42 в исходное состо ние не показана ) .In caNJoM, the start of operation of the device, the counter 42 is set to some initial state, e.g., zero (in FIG. 4, the installation circuit of the counter 42 is not shown in the initial state).

Устройство дл  делени  работает следующим образом.The device for dividing works as follows.

Пусть на вход 13 устройства уже поступили п-разр дные двоичные коды делимого X и делител  у (здесь предполагаетс , что делимое и делитель Правильные положительные дроби), а счетчик 42 блока 12 управлени  установлен в исходное нулевое состо ние. По содержимому счетчика 42, которое служит адресом обращени  к блоку 43 пам ти микрокоманд блока 12 управлени , из пам ти 43 считываетс  микрокоманда 1, которой соответствуют згаравл ющие сигналы УЗЗ, У35, У36Let p-bit binary codes of the dividend X and the divider y (here it is assumed that the dividend and the divisor are valid positive fractions) have already arrived at the device input 13, and the counter 42 of the control unit 12 is set to the initial zero state. According to the contents of the counter 42, which serves as the address for accessing the memory unit 43 of the microcommands of the control unit 12, the microcommand 1 is read from the memory 43, which corresponds to the ultrasonic, U35, U36 input

fOfO

(фиг.З). В результате этого соответственно на первом 33, третьем 35 и четвертом 36 выходах, блока 12 управлени  устанавливаютс  уровни логиче- ской единицы. Под действием этих управл ющих сигналов первый коммутатор 7 пропускает на информационные входы первого регистра 1 остатка делимое х с входа 13 устройства, регистры остатка 1 и делител  3 подготовлены к приему информации, так как на их входах разрешени  записи присутствуют потенциалы логической единицы, а второй регистр 2 остатка и сумматор 4 частного настроены на обнуление, С 5 приходом первого импульса на вход 14 синхронизации устройства производитс  запись двоичных кодов делимого х и делител  у в регистры 1 и 3 соответственно , а также обнуление второго 20 регистра 2 остатка и сумматора 4 частного и установка счетчика 42 блока 12 управлени  в состо ние 1, С момента окончани  действи  первого имнал соответствует уровню логической единицы, то в качестве k-разр дного частного в устройстве используетс  значение k цифр частного, образован 5 ных на выходах блока 6, а если сигн переноса соответствует сигналу логи ческого нул , то в качестве k-разр д ного частного в устройстве используетс  значение k цифр частного, сформированных на выходах блока 5, Сформированное на выходах второго коммутатора 11 k-разр дное частное Z (на следующих тактах - Е;,-где i - номер такта собственно делени ) поступает на информационные входы младших разр дов сумматора 4, На выходах 29 и 3 блока 8 образуетс  в двухр дном коде произведение yZj, а с помощью вычи- тател  9 формируетс  разность х - yZ в двухр дном коде, котора  в дальней шем служит остатком и подаетс  на ин формационные входы второй группы ком мутатора 7 и регистра 2 остатка со сдвигом на (k-1) разр дов влево (в(fig.Z). As a result, respectively, the first 33, third 35, and fourth 36 outputs of the control unit 12 are set to the levels of the logical unit. Under the action of these control signals, the first switch 7 transmits to the information inputs of the first register 1 of the remainder the dividend x from the input 13 of the device, the registers of the remainder 1 and divider 3 are prepared to receive information, because their recording resolution inputs contain the potentials of a logical unit, and the second register The 2 residuals and the adder 4 of the private are set to zero, With the arrival of the first pulse at the device sync input 14, the binary codes of the dividend x and the divider y are written to registers 1 and 3, respectively, and also cleared Since the second 20 register 2 remains and the adder 4 private and sets the counter 42 of the control unit 12 to state 1. From the moment the first name expires, it corresponds to the level of the logical unit, then the value of the k digit of the private is used as the k-bit private 5 at the outputs of block 6, and if the transfer signal corresponds to a logical zero signal, then the device uses the value of k private numbers generated at the outputs of block 5, formed at the outputs of the second comm tator 11, the k-bit quotient Z (at the next clock cycles is E;, - where i is the dividing clock number) goes to the information inputs of the lower bits of the adder 4, At outputs 29 and 3 of block 8, the product yZj is formed in the two-row code, and with the help of a subtractor 9, the difference x - yZ is formed in the two-channel code, which later serves as a remainder and is fed to the information inputs of the second group of the commutator 7 and the remainder register 2 with a shift to (k-1) bits to the left ( at

пульса на входе синхронизации устрой-- сторону старших разр дов), Одновременно с этим из блока 43 пам ти микрокоманд блока 12 управлени  считы- ваетс  микрокоманда 2, которой соответствуют управл ющие сигналы У34, У35, и соответственно на втором и третьем выходах 34 и 35 блока 12 управлени  устанавливаютс  уровни ло гической единицы. Под действием упра вл ющих сигналов коммутат ор 7 пропускает на информационные входы регист ра 2 остатка результат с выходов 31 вычитател  9, регистры 1 и 2 остатка и сумматор 4 частного подготовлены к приему информации, С приходом второго импульса на вход 14 синхронизации устройства в регистры 1 и 2 остатка записываетс  сформированный на выходах 31 и 32 вычитател  9 двухр д ный код остатка, в младшие разр ды сумматора 4 частного занос тс  k старших цифр частного, а счетчик 42 блока 12 упра.влени  устанавливаетс  в состо ние 2,the pulse at the synchronization input is the device of the higher bits), at the same time, microcommand 2 is read from the memory block 43 of the microcommands of the control block 12, which correspond to the control signals U34, U35, and respectively at the second and third outputs 34 and 35 The control unit 12 sets the levels of the logical unit. Under the action of control signals, commutator op 7 transmits to the information inputs of register 2 of the remainder the result from outputs 31 of the subtractor 9, registers 1 and 2 of the balance and adder 4 of the private are prepared to receive information, With the arrival of the second pulse at input 14 of the device synchronization to registers 1 and 2 residuals the two-digit residual code formed at the outputs 31 and 32 of the subtractor 9 is recorded, in the lower bits of the adder 4, the private digits are entered in the higher-order quotient, and the counter 42 of the control unit 12 is set to state 2,

ства заканчиваетс  подготовительный этап и начинаетс  собственно деление, в процессе которого в течение m тактов формируетс  m(k-1)+1 двоичных цифр частного.The preparatory stage ends and the division itself begins, during which m (k-1) +1 binary digits of the quotient are formed during m cycles.

В первом такте собственно делени  по значению старших разр дов делимого X (на следующих тактах в роли делимого выступает остатокj хран щийс  в регистрах 1 и2 в двухр дном коде) и делител  у на выходах первого блока 5 делени  усеченных чисел формируетс  k двоичных цифр частного в предположении , что при приведении двухр дного кода текущего остатка в однор дный - код на сумматоре 10 не образуетс  сигнал переноса из младших разр дов остатка в старшие, а на выходах второго блока 6 делени  усеченных чисел формируетс  k двоичных цифр частного в предположении, что при приведении двухр дного кода текущего остатка в однор дный код образуетс  сигнал переноса из младших разр дов остатка в старшие. Параллельно с работой блоков 5 и 6 работает сумматор 10, который преобразует двухр дный код текущего остатка в однор дный код. По значению сигнала переноса в старшие разр ды этого сумматора (этот сигнал переноса образуетс  на выходе 27 сумматора 10) осуществл етс  окончательное формирование k цифр частного. Если этот сигIn the first cycle of the division itself by the value of the higher bits of the dividend X (on the following cycles the remainder j is stored in registers 1 and 2 in the two-digit code) and the divider on the outputs of the first block 5 of the truncated numbers, k binary digits are formed under the assumption that when converting a two-digit code of the current remainder to a single-digit code on the adder 10, no transfer signal is formed from the low-order bits of the remainder to the older ones, and k binary digits of the private numbers are formed at the outputs of the second dividing unit 6 of truncated numbers In the situation that when converting a two-row code of a current remainder to a one-dimensional code, a transfer signal is generated from the lower order bits to the senior ones. In parallel with the operation of blocks 5 and 6, the adder 10 operates, which converts the two-row code of the current remainder into a single-stage code. According to the value of the transfer signal to the higher bits of this adder (this transfer signal is formed at the output 27 of the adder 10), the final generation of k private quanti- ties is carried out. If this sig

нал соответствует уровню логической единицы, то в качестве k-разр дного частного в устройстве используетс  значение k цифр частного, образован- ных на выходах блока 6, а если сигнал переноса соответствует сигналу логического нул , то в качестве k-разр д- . ного частного в устройстве используетс  значение k цифр частного, сформированных на выходах блока 5, Сформированное на выходах второго комму . татора 11 k-разр дное частное Z (на следующих тактах - Е;,-где i - номер такта собственно делени ) поступает на информационные входы младших разр дов сумматора 4, На выходах 29 и 30 блока 8 образуетс  в двухр дном коде произведение yZj, а с помощью вычи- тател  9 формируетс  разность х - yZ в двухр дном коде, котора  в дальнейшем служит остатком и подаетс  на информационные входы второй группы коммутатора 7 и регистра 2 остатка со сдвигом на (k-1) разр дов влево (вSince the signal corresponds to the level of a logical unit, then the value of the k digit of the quotient formed at the outputs of block 6 is used as the k-bit private in the device, and if the transfer signal corresponds to the logic zero signal, then as the k-bit d-. In the device, the value of k digits of the quotient generated at the outputs of block 5, formed at the outputs of the second comm, is used. tator 11, the k-bit quotient Z (at the next clock cycles is E;, - where i is the number of the dividing bar itself) arrives at the information inputs of the lower bits of the adder 4, At outputs 29 and 30 of block 8, the product yZj is formed in the two-row code and with the help of the subtractor 9, the difference x - yZ in the two-row code is formed, which further serves as a remainder and is fed to the information inputs of the second group of switch 7 and the remainder register 2 with a shift by (k-1) bits to the left (in

сторону старших разр дов), Одновреside of the senior bits), one time

менно с этим из блока 43 пам ти микрокоманд блока 12 управлени  считы- ваетс  микрокоманда 2, которой соответствуют управл ющие сигналы У34, У35, и соответственно на втором и третьем выходах 34 и 35 блока 12 управлени  устанавливаютс  уровни логической единицы. Под действием управл ющих сигналов коммутат ор 7 пропускает на информационные входы регист- ра 2 остатка результат с выходов 31 вычитател  9, регистры 1 и 2 остатка и сумматор 4 частного подготовлены к приему информации, С приходом второго импульса на вход 14 синхронизации устройства в регистры 1 и 2 остатка записываетс  сформированный на выходах 31 и 32 вычитател  9 двухр дный код остатка, в младшие разр ды сумматора 4 частного занос тс  k старших цифр частного, а счетчик 42 блока 12 упра.влени  устанавливаетс  в состо ние 2,Consequently, microcontroller 2 of microcontroller 43 reads microcommand 2, which corresponds to the control signals U34, U35, and, accordingly, the second and third outputs 34 and 35 of control unit 12 set the levels of the logical unit. Under the action of the control signals, commutator op 7 passes to the information inputs of the register 2 of the balance the result from the outputs 31 of the subtractor 9, the registers 1 and 2 of the balance and the adder 4 of the private are prepared to receive information, With the arrival of the second pulse at the input 14 of the device synchronization to registers 1 and 2 residuals, the two-digit residual code formed at the outputs 31 and 32 of the subtractor 9 is written; in the lower bits of the adder 4, the private digits of the higher digits are entered, and the counter 42 of the control unit 12 is set to state 2,

Аналогичным образом устройство работает и в других тактах. При этом в каждом такте старша  двоична  ццф- ра из k очередных цифр частного, образованных на выходах 26 второго коммутатора 11 и поступающих на информационные входы младших разр дов сумматора 4, подсуммируетс  к младшему двоичному разр ду содержимого сумматора 4, сдвинутому на (k-1) раз-Similarly, the device works in other cycles. At the same time, in each clock cycle, the higher-order binary of the k successive digits of the quotient formed at the outputs 26 of the second switch 11 and arriving at the information inputs of the lower bits of the adder 4 is summed to the younger binary digit of the contents of the adder 4 shifted by (k-1 ) once-

912821912821

р дов в сторону его старших разр дов ,Row in the direction of his senior ranks,

После выполнени  последнего (т+1) такта на выходе 15.частного устрой- с ства образуетс  п-разр дное частное, на выходе 16 остатка устройства образуетс  п-разр дный остаток. Одновременно с этим из блока 43 пам ти микрокоманд блока 12 управлени  считыва- tO етс  микрокоманда (т+2), которой соответствует управл ющий сигнал У37, и соответственно на п том выходе 37 блока 12 управлени  устанавливаетс  уровень логической единицы, сигнали- 5 Jиpyющий об окончании операции делени  .After the last (t + 1) clock has been executed, an n-bit quotient is formed at the output of the 15. private device, and at the device output 16 of the device, a n-bit residue is formed. At the same time, from the microinstructions memory 43, the control unit 12 reads tO a microcommand (t + 2), which corresponds to the control signal Y37, and, accordingly, the level of the logical unit is set at the fifth output 37 of the control unit 12, signaling the end of the division operation.

Claims (1)

Формула изобретени Invention Formula Устройство дл  делени , с.одержащее первый регистр остатка, регистр делител , сумматор частного, первый блок делени  усеченных чисел, блок умножени , вьгчитатель, первый комму- татор, блок управлени , причем вход данных устройств соединен с информационным входом регистра делител  и с первой группой информационных входов первого коммутатора, выход которого соединен с информационным входом первого регистра остатка, выходы старших разр дов которого соединены с первой группой входов делимого первого блока делени  усеченных чисел, выход регистра делител  соединен с первой группой входов блока умножени , выходы первой и второй групп которого соединены с первой и второй группа и входов вычитаемого вычита- тел  соответственно, входы синхронизации первого регистра остатка, регистра делител , сумматора частного и блока управлени  соединены с входом синхронизации устройства, первый вы- ход блока управлени  соединен с первым управл ющим входом первого коммутатора и с входом установки в О сумматора частного, второй выход блока управлени  соединен с вторым ynpaвл ющим входом первого коммутатора и с входом разрешени  записи сумматораThe device for dividing, containing the first register of the remainder, the register of the divisor, the adder of the quotient, the first block dividing the truncated numbers, the multiplying block, the reader, the first switch, the control unit, the input of these devices to the first group information inputs of the first switch, the output of which is connected to the information input of the first register of the remainder, the outputs of the higher bits of which are connected to the first group of inputs of the divisible first block of the truncated numbers, output The register divider is connected to the first group of inputs of the multiplication unit, the outputs of the first and second groups of which are connected to the first and second groups and inputs of the subtracted subtractor, respectively, the synchronization inputs of the first remainder register, the divider register, the adder private and the control unit are connected to the device sync input, the first output of the control unit is connected to the first control input of the first switch and to the input of the installation in the private adder O, the second output of the control unit is connected to the second primary input the first switch and with the admittance write input O 5 O 5 00 5 О с 0 5 Q 5 o s 0 5 q 710710 частного, третий и четвертый выходы блока управлени  соединены с входами разрешени  записи первого регистра остатка и регистра делител  соответственно , п тый выход блока управлени   вл етс  выходом сигнализации окончани  делени , выход сумматора частного  вл етсй выходом частного устройства, отличающеес  тем, что, с целью повьппени  быстродействи , устройство содержит второй регистр остатка, второй блок делени  усеченных чисел, второй коммутатор и сумматор, причем выход разности вы- читател  соединен с второй группой информационных входов первого коммутатора , выход заема вычитател  соединен с информационным входом второго регистра остатка, выход старших разр дов первого регистра остатка соединен с первой группой входов1делимого второго блока делени  усеченных чисел , выход старших разр дов второго регистра остатка соединен с второй группой входов делимого первого и второго блоков делени  усеченных чисел , выход старших разр дов регистра делител  соединен с входами делител  первого и второго блоков делени  усеченных чисел, выходы которых соединены с первыми и вторыми группами информационных входов соответственно второго коммутатора, вькод которого соединен с информационным входом младших разр дов сумматора частного и с второй группой входов блока умножени , выходи первого и второго регистров остатка соединены с входами первого и второго слагаемого сумматора соответственно, выход переноса в старшие разр ды которого соединен с входом управлени  второго сумматора , выход суммы сумматора соединен с входом уменьшаемого вычитател  и  вл етс  выходом остатка устройства , вход синхронизации второго ре- гистра остатка соединен с входом синхронизации устройства, входы установки в О и разрешени  записи второго регистра остатка соедин ы с входами установки в О и разрешени  записи сумматора частного соответственно.private, third and fourth outputs of the control unit are connected to the enable inputs of recording the first register of the remainder and the register of the divider, respectively; the fifth output of the control unit is the output of the signaling of the end of the division, the output of the private adder is the output of the private device, speed, the device contains the second register of the remainder, the second block dividing the truncated numbers, the second switch and the adder, and the output of the difference of the subtractor is connected to the second group of information inputs of the first switch, the subtractor's loan output is connected to the information input of the second remainder register, the high order bits of the first residual register are connected to the first group1 of the splittable second division block, truncated numbers, the high bits of the second remainder register are connected to the second input group of the dividend first and second blocks dividing the truncated numbers, the output of the upper bits of the register divider is connected to the inputs of the divider of the first and second blocks of the division of truncated numbers, the outputs of which are connected to the first the second groups of information inputs, respectively, of the second switch, the code of which is connected to the information input of the lower bits of the quotient adder and the second group of inputs of the multiplication unit, are outputted from the first and second residual registers connected to the inputs of the first and second term of the adder, respectively, the transfer output to the higher bits of which connected to the control input of the second adder, the output of the sum of the adder is connected to the input of the decremented subtractor and is the output of the remainder of the device, the synchronization input The second register of the remainder is connected to the synchronization input of the device, the installation inputs to O, and the resolution to write the second register of the remainder is connected to the installation inputs to O and the resolution of the private adder, respectively. ZMZSiZmzsi чшг.гchshg.g щщузвschzuzuz /3,35/ 3.35 -f 1-f 1 чh ll m+2m + 2 УHave /«/ " оФиг 3oFig 3 33 3 35363733 3 353637 ( I о о о I (I o o o I / S А у у / V / ./ S And y / v /. 1212 33 22 фиг.FIG.