SU515154A1 - Buffer storage device - Google Patents

Description

1one

Изобретение относитс  к запоминающим устройствам.This invention relates to memory devices.

Известное буферное запоминающее устроство , содержащее матрицу оперативной пам ти , информационные входы и выходы которой через элементы И подключены соответственно к выходам и входам входного и выходного регистров, счетчики адресов записи и считывани , соединенные с блоком управлени , дещифратор адреса, подключенный к матрице оперативной пам ти, характеризуетс  большими аппаратурными затратами .Known buffer storage device containing a memory matrix, informational inputs and outputs of which are connected via the elements AND to the outputs and inputs of the input and output registers, write and read address counters connected to the control unit, the address resolver connected to the operational memory matrix. It is characterized by large hardware costs.

Дл  упрощени  предлагаемое устройство содержит генератор импульсов, выходы которого подключены к блоку управлени , элементы ИЛИ по числу разр дов счетчиков , дополнительные элементы И, информационные входы которых подключены к выхсдам соответствующих счетчиков, управл ющие входы - к блоку управлени , а выходы - к входам соответствующих элементов ИЛИ, выходы которых соединены с входами дещифратора адреса.To simplify, the proposed device contains a pulse generator, the outputs of which are connected to the control unit, OR elements by the number of counter bits, additional AND elements, whose information inputs are connected to the outputs of the corresponding meters, the control inputs to the control unit, and the outputs OR elements, the outputs of which are connected to the inputs of the address descrambler.

На фиг. 1 изображена блок-схема предлагаемого устройства; на фиг. 2-временные диаграммы, по сн ющие его работу.FIG. 1 shows a block diagram of the proposed device; in fig. 2-time diagrams for his work.

Буферное запоминающее устройство содержит блок управлени  1, генератор импульсов 2, входной регистр 3, элементы И 4, матрицу оперативной пам ти 5, элементы И 6, выходной регистр 7, счетчики адресов записи 8 и считывани  9, дополнительные элементы И 10 и 11, элементы ИЛИ 12 по числу разр дов счетчиков 8 и 9, дешифратор адреса 13.The buffer memory contains a control unit 1, a pulse generator 2, an input register 3, And 4 elements, a RAM memory 5, And 6 elements, an output register 7, write 8 and read address counters 9, additional And 10 and 11 elements, elements OR 12 according to the number of bits of counters 8 and 9, the address decoder is 13.

Выходы генератора импульсов 2 подключены к блоку 1.The outputs of the pulse generator 2 is connected to block 1.

Информационные входы и выходы матрицы оперативной пам ти 5 подключены соот ветственно к выходам и входам регистров 3 и 7 через элементы И 4 и 6,The information inputs and outputs of the RAM matrix 5 are connected to the outputs and inputs of registers 3 and 7, respectively, via elements 4 and 6,

Claims (1)

Информационные выходы счетчиков 8 и 9 подключены к входам элементов ИЛИ 12 через элементы И 10 и 11 соответственно , к управл ющим входам входам групп элементов И 10 и 11 подключены выходы блока 1, форсирующего стробируюшие сигналы У У . Выходы элементов ИЛИ 12 подключены к входам дешифратора адреса Устройство работает следующим образо При поступлении одного из сигналов У У код с выхода соответствующего счетчи ка поступает на дешифратор адреса 13, вы ходы которого соединены с адресными щинами матрицы оперативной пам ти 5, При возбуждении соответствующих адресных шин матрицы обеспечиваетс  обращение к к матрице 5 по выбранному адресу. Генератор импульсов 2 непрерывно вырабатывает последовательности импульсов записи и считывани , частотой F и F ( F F ), разнесенные по времени. Блок управлени  1 формирует сигналы 1 - 5Операции записи и считывани  осущест вл ютс  асинхронно по сигналам ЗП и СЧ, поступающим от источника и приемника со общений соответственно (на чертеже не по казаны). Совмещение во времени операций запиен и считывани  достигаетс  за счет следующих соотношений между длительности- ми асинхронных сигналов ЗП, СЧ и ггареметрами последовательностей импульсов записи и считывани : .. При любых фазовых соотношени х между сигналами ЗП и СЧ в течение длительности любого из этих сигналов можно выделить один целый импульс записи У и ОДИН целый импульс считывани , разнесенные во впемени. Таким образом, даже при совпадении по фазе сигналов ЗП и СЧ (со мещение операции) за счет разнесени  во времени импульсов записи и считывани  обе операции будут выполнены. Импульсом У стробируетс  запись слова , считываемого из матрицы 5 в регистр. Из вьщеленных импульсов У , У формируют разр дные стробы записи У и тактовые импульсы У , У счетчиков 8, 9 соответственно. Кроме того, импульсы У , У используютс  в качестве адресных стробов . Блок управлени  1 формирует сигнал X , уведомл ющий приемник о наличии в устройстве хот  бы одного слова, а также сигнал X , уведомл ющий источник информации о том, что устройство готово прин ть очередное слово. Формула изобретени  Буферное запоминающее устройство, содержащее матрицу оперативной пам ти, информационные входы и выходы которой через элементы И подключены соответственно к выходам и входам входного и выходного регистров, счетчики адресов записи и считывани , соединенные с блоком управлени , дешифратор адреса, подключенный к матрице оперативной пам ти, отличающеес  тем, что, с пелью упрощени  устройства, оно содержит генератор импульсов , выходы которого подключены к блоку управлени , элементы ИЛИ по числу разр -. дов счетчиков, дополнительные элементы И, информационные входы которых подключены к выходам соответствующих счетчиков, управл ющие входы - к блоку управлени , а выходы - к входам соответствующих элементов ИЛИ, выходы которых соединены с входами дешифратора адреса.The information outputs of the counters 8 and 9 are connected to the inputs of the elements OR 12 through the elements 10 and 11, respectively, and to the control inputs of the groups of elements 10 and 11 are connected the outputs of the unit 1, forcing the strobe signals Y. The outputs of the elements OR 12 are connected to the inputs of the address decoder. The device works as follows. When one of the signals arrives, the code from the output of the corresponding counter goes to the address decoder 13, the outputs of which are connected to the address memory matrix of the operating memory 5. matrix is provided to access matrix 5 at the selected address. The pulse generator 2 continuously generates a sequence of write and read pulses, frequency F and F (F F), separated by time. The control unit 1 generates signals 1-5. The recording and reading operations are performed asynchronously by the RFP and MF signals from the source and receiver of the messages, respectively (not shown in the drawing). The combination of zapin and readout operations is achieved by the following relations between the durations of asynchronous signals ZP, MF and garameters of sequences of write and read pulses: .. For any phase relations between signals ZP and MF, you can select for any one of these signals One whole write pulse Y and ONE whole read pulse, spaced apart in time. Thus, even if the phase of the signals of the RFP and MF (interchange of the operation) are due to the time separation of the write and read pulses, both operations will be performed. The pulse Gates the writing of a word read from matrix 5 into a register. Of the allocated pulses Y, Y, discharge write gates Y and clock pulses U, U of counters 8 and 9, respectively, are formed. In addition, the pulses Y, Y are used as address gates. The control unit 1 generates a signal X, notifying the receiver of the presence of at least one word in the device, and also a signal X notifying the source of information that the device is ready to receive the next word. The invention includes a buffer memory containing a memory matrix, informational inputs and outputs of which are connected via the elements AND to the outputs and inputs of the input and output registers, write and read address counters connected to the control unit, an address decoder connected to the RAM memory matrix. This is characterized in that, with the simplification of the device, it contains a pulse generator, the outputs of which are connected to the control unit, OR elements by the number of bits -. There are additional inputs I, whose information inputs are connected to the outputs of the corresponding meters, the control inputs to the control unit, and the outputs to the inputs of the corresponding OR elements, the outputs of which are connected to the inputs of the address decoder.