SU1751775A1 - Устройство дл сопр жени магистрали ЭВМ с периферийными устройствами - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, в частности к устройствам обмена информацией между магистралью ЭВМ типа M-BUS и группой интеллектуал й ных периферийных устройств, работающих в стандарте интерфейса SCSJ Цель - расширение области применени  путем обеспечени  работы периферийных устройств в стандарте интерфейса SCSJ Устройство содержит шинные формирователи, регистры, дешифраторы, счетчик, инверторы, триггеры , элементы И, элементы ИЛИ-НЕ, И-НЕ, элементы ИЛИ, элемент И-ИЛИ, элементы задержки. Сущность изобретени  заключаетс  в том, что за счет введени  новых элементов и их св зей которые обеспечивают преобразование управл ющих, адресных и информационныхь сигналов системой магистрали ЭВМ в управл ющие сигналы дл  периферийных устройств, с одной стороны и формировани  из сигналов оповещени  периферийных устройств сигналов запросов системной магистрали и байта состо ни  устройства, описывающего режим и фазу его работы, с другой стороны, расширена область его применени  5 ил , 3 табл 4ч Ё

Description

Изобретение относитс  к вычислительной технике, в частности к устройствам обмена информацией между магистралью ЭВМ типа M-BUS и группой интеллектуальных периферийных устройств, работающих в стандарте интерфейса SCSI

Известно устройство дл  обмена информацией , содержащее два блока сопр жени , дешифратор адреса, мультиплексор данных, регистр адреса вектора, выходной буферный регистр, два дешифратора управл ющих сигналов, регистр состо ний, входной буферный регистр, регистр прерываний , дешифратор направлени  ввода и регистр команды ввода Недостатком этого

устройства  вл етс  узка  область применени .

Известно устройство дл  сопр жени  источников и приемгИков с магистралью, содержащее регистр данных источников, регистр прерываний регистр данных приемника , регистр адреса, блок св зи с магистралью , дешифратор адреса, мультиплексор, блок дешифрации управл ющих сигналов, две группы элементов И и элемент ИЛИ, а блок дешифрации управл ющих сигналов содержит и-есть триггеров, дешифратор сигналов приема байта, дешифратор сигналов состо ни , дешифратор сигналов сброса регистра прерывани , дешифратор сигналов

44 СЛ

NJ

Я

передачи байтов, формирователь импульса включени  питани , элемент ИЛИ, элемент задержки, четыре элемента И, элемент ИЛИ-НЕ и инвертор. Недостатком этого устройства  вл етс  узка  область применени .

Наиболее близким к предлагаемому по технической сущности и достигаемому положительному эффекту  вл етс  устройство дл  сопр жени  магистрали ЭВМ с внешними устройствами, содержащее два блока приемопередатчиков (шинных формирователей ), блок приемников (шинный формирователь ), блок прерываний, первый и второй блоки дешифрации адреса, блок передатчиков (шинный формирователь), два блока формировани  сигналов, два коммутатора, счетчик адреса, блок пам ти, шифратор, три элемента И-ИЛИ, шесть элементов И, первый блок формировани  сигналов содержит элемент НЕ (инвертор), регистр, три элемента И и п ть элементов разв зки, второй блок формировани  сигналов содержит три эле- .мента НЕ (три инвертора), три элемента И, триггер и элемент разв зки, причем перва  группа информационных входов первого блока дешифрации адреса и группа строби- рующих входов соединены соответственно с первой и второй группами выходов блока приемников, группа входов которого  вл етс  группой входов устройства дл  подключени  к группе шин идентификации режима магистрали ЭВМ и первой группе информационных шин магистрали ЭВМ, первый и второй выходы блока приемников соединены соответственно с установочным входом и входом разрешени  блока прерывани , группа выходов которого  вл етс  группой выходов устройства дл  подключени  к шинам прерывани  и синхронизации магистрали ЭВМ, группа входов-выходов первого блока приемопередатчиков  вл етс  группой входов-выходов устройства дл  подключени  к второй группе информационных шин магистрали ЭВМ, группа выходов первого блока приемопередатчиков соединена с второй группой информационных входов первого блока дешифрации адреса и с группой информационных входов второго блока приемопередатчиков , группа входов-выходов которого  вл етс  группой входов-выходов устройства дл  подключени  к группе информационных шин внешних устройств, вход разрешени  блока прерывани  соединен с выходом соответствующего разр да группы выходов первого блока приемопередатчиков , разр дные выходы счетчика адреса соединены с первыми группами информационных входов первого и второго

коммутаторов, группа выхода первого блока дешифрации адреса соединена с второй группой информационных входов первого коммутатора, выходы которого соединены с

информационными входами второго блока дешифрации адреса, блока передатчиков и адресными входами блока пам ти, выходы блока передатчиков  вл ютс  выходами устройства дл  подключени  к адресным ши0 нам внешних устройств, группа выходов второго блока приемопередатчиков соединена с второй группой информационных входов второй группы информационных входов второго коммутатора, треть  группа

5 информационных входов которого соединена с группой выходов шифратора, гер- вый и второй стробирующие входы которого соединены соответственно с первым и вторым выходами первого блока де0 шифрации адреса, первый выход блока прерывани  соединен с третьим стробирую- щим входом шифратора и с первым входом первого элемента И, выход которого соединен с разрешающим входом первого блока

5 приемопередатчиков, выход второго блока дешифрации адреса соединен с первыми входами первого и второго элементов И- ИЛИ и с четвертым стробирующим входом шифратора, первый выход которого соеди0 нен с первым входом второго элемента Й- ИЛИ, и с вторым входом первого элемента И-ИЛИ, второй выход шифратора соединен с первым входом второго элемента И, выход которого соединен с входом разрешени 

5 блока прерывани , второй выход которого соединен с третьим входом первого элемента И-ИЛИ, выход первого элемента И-ИЛИ соединен с управл ющим входом второго коммутатора, выход второго элемента И0 ИЛИ соединен с входом разрешени  второго коммутатора, тактовые входы первого и второго блоков формировани  сигналов  вл ютс  входом устройства дл  подсоединени  к тактовой шине магистрали ЭВМ,

5 первый выход блока приемников соединен с установленными входами первого и второго блоков формировани  сигналов, третий выход блока приемников соединен с первым входом третьего элемента И-ИЛИ, пер0 вым входом третьего элемента И и с первым информационным входом первого блока формировани  сигналов, первый и второй выходы которого  вл ютс  выходами устройства дл  подключени  соответственно к

5 шинам записи и считывани  внешних устройств , третий выход первого блока формировани  сигналов соединен с входом режима блока прерывани , вход готовности которого соединен с третьим входом второго элемента И-ИЛИ и с первым выходом

второго блока формировани  сигналов, второй выход которого соединен с четвертым входом второго элемента И-ИЛИ. четвертый и п тый выходы первого блока формировани  сигналов соединены соответственно с первым входом четвертого элемента И и с первым режимным входом второго блока формировани  сигналов, второй режимный вход которого  вл етс  входом устройства дл  подключени  к шине готовности внешних устройств, четвертый выход блока приемников соединен с вторым информационным входом первого блока формировани  сигналов, первыми входами п того и шестого элементов И, вторым входом второго элемента И и вторым входом тоетьего элемента И-ИЛИ, выход которого соединен с третьим информационным входом первого блока формировани  сигналов, третьим режимным входом второго блока формировани  сигналов и вторым входом четвертого элемента И, выход которого соединен с управл ющим входом первого коммутатора, шестой выход первого блока формировани  сигналов соединен с третьим входом второго элемента И, и вторым входом шестого элемента И, выход которого соединен с входом записи блока пам ти, информационный вход которого соединен с выходом соответствующего разр да группы выходов первого блока приемопередатчиков, первый и второй выходы блока пам ти соединены с четвертым входом первого элемента И-ИЛИ и с четвертым режимным входом второго блока формировани  сигналов, третий выход которого соединен со счетным входом счетчика адреса, группа выходов второго коммутатора соединена с группой информационных входов первого блока приемопередатчиков, выход третьего элемента И соединен с вторым входом первого элемента И, третий выход первого блока дешифрации адреса соединен с третьим и четвертым входами третьего элемента И-ИЛИ, вторыми входами третьего и п того элементов И, выход п того элемента И соединен с управл ющим входом второго блока приемопередатчиков , тактовый и третий информационный входы блока формировани  сигналов соединены соответственно с первым синхровхо- дом и первым управл ющим входом регистра, установочный вход блока формировани  сигналов соединен с вторым синх- ровходом и вторым управл ющим входом регистра, первый и второй информационные входы блока соединены соответственно с первым входами первого и второго элементов И, информационные входы регистра блока объединены и подсоединены к первому выводу первого элемента разв зки, второй вывод которого подсоединен к нулевой шине, йыход первого элемента И подсоединен к первым выводам второго и третьего

элементов разв зки и  вл етс  первым выходом блока формировани  сигналов, выход второго элемента И подсоединен к первым выводам четвертого и п того элементов разв зки и  вл етс  вторым выходом блока,

0 вторые выводы второго и четвертого элементов разв зки подсоединены к нулевой шине, а вторые выводы третьего и п того элементов разв зки подсоединены к положительной шине источника питани , пер5 вый выход регистра соединен с входом элемента НЕ и  вл етс  четвертым выходом блока, второй выход регистра  вл етс  п тым выходом блока, третий выход регистра соединен с первым входом третьего эле0 мента И и  вл етс  третьим выходом блока выход элемента НЕ соединен с вторым входом первого элемента И и вторым входом третьего элемента И, выход которого соединен с вторым входом второго элемента И и

5  вл етс  шестым выходом устройства, тактовый вход блока соединен с входом первого элемента НЕ, и первым входом первого элемента И, выход которого соединен с входом второго элемента НЕ, выход которого

0 соединен с синхровходом триггера, пр мой выход которого соединен с первым входом второго элемента И, выход которого  вл етс  вторым выходом блока, установочный вход которого соединен с пр мым входом

5 триггера, информационный вход которого соединен с выходом третьего элемента И, первый вход которого  вл етс  четвертым режимным входом блока, инверсный выход триггера  вл етс  третьим выходом блока,

0 третий режимный вход которого подсоединен к второму входу первого элемента И, третий вход которого гзл етс  первым режимным входом блока, выход первого элемента НЕ соединен с вторым входом

5 второго элемента И, второй режимный вход блока подсоединен к первому выводу разв зки и к входу третьего элемента НЕ, выход которого соединен с вторым входом третьего элемента И и  вл етс  первым выходом

0 блока, второй выход элемента разв зки подсоединен к положительной шине источника питани .

Недостатком этого устройства  вл етс  узка  область применени  - оно не может

5 обеспечить подключение к системной магистрали ЭВМ наиболее перспективных а насто щее врем  периферийных устройств, работающих в стандарте интерфейса SCSI, так как не может преобразовывать сигналы управлени  и идентификации интерфейса

SCSI в соответствующие сигналы интерфейса M-BUS и наоборот и, следовательно, системный модуль не может управл ть данным типом ПФУ, а ПФУ не могут еести обмен данными с системным модулем,

Целью изобретени   вл етс  расширение области применени  путем обеспечени  работы периферийных устройств в стандарте интерфейса SCSI.

Поставленна  цель достигаетс  тем, что в устройство дл  сопр жени  магистрали ЭВМ с периферийными устройствами, включающее первый, второй и третий шинные формирователи, первый регистр, первый триггер, два дешифратора, счетчик, элемент И-ИЛИ, шесть элементов И, два инвертора, причем, перва  входна -выходна  информационна  шина устройства под- ключена к первым информационным входам-выходам первого шинного формировател , вторые информационные входы-выходы которого подключены к информационным выходам второго шинного формировател , информационные входы второго шинного формировател  подключены к второй входной-выходной информационной шине устройства, информационные выходы первого дешифратора подключены к входам третьего шинного формировател  первый выход первого регистра соединен с первым входом первого элемента И, дополнительно введены второй и третий регистры , второй-шестой триггеры, седьмой- п тнадцатый элементы И, четыре элемента И-НЕ, восемь элементов ИЛЙ-НЕ, семь элементов ИЛИ и шесть элементов задержки , причем вторые информационные входы- выходы первого шинного формировател  подключены к информационным входам первого, второго, третьего регистров, к информационным выходам третьего шинного формировател  и к входам первого элемента ИЛЙ-НЕ, выход которого подсоединен к информационному входу второго триггера, выход которого подключен к первым входам вторых элементов И и ИЛИ-НЕ, выход второго элемента ИЛИ-НЕ  вл етс  выходом общего сброса устройства, второй вход второго элемента ИЛИ-НЕ подключен к входу общего сброса устройства, а второй вход второго элемента И подключен к входусин- хроггоследовательности CLK устройства, выход второго элемента И подключен к своему входу сброса и к входу сброса второго триггера , входна  адресна  шина подключена к информационным входам второго дешифратора , к входам третьих элементов И и ИЛИ-НЕ, выходы которых подключены соответственно к первому и второму входам четвертого элемента И, выход четвертого

элемента И подключен к управл ющему входу второго дешифратора, первый выход которого к первым входам п того и шестого элементов И, второй выход второго дешифратора подсоединен к первым входам седьмого элемента И и второго элемента И-НЕ, третий выход второго дешифратора подключен к первому входу восьмого элемента И, четвертый выход второго дешифратора под0 ключей к первому входу дев того элемента И, выходы п того-дев того элементов И, второго элемента И-НЕ подключены к первым шести входам четвертого элемента ИЛИ-НЕ, выход которого подключен к пер5 вому управл ющему входу первого шинного формировател , второй управл ющий вход которого подключен к входу сигнала вывода устройства, вход запрета обращени  к портам ввода-вывода устройства подключен к

0 первым входам п того и шестого элементов ИЛИ-НЕ, вторые входы которых подключены соответственно к входам сигнала вывода и сигнала ввода устройства, выход п того элемента ИЛИ-НЕ подключен к вто5 рым входам шестого элемента И и второго элемента И-НЕ, выход шестого элемента ИЛИ-НЕ подключен к вторым входам п того , седьмого, восьмого и дев того элементов И, выход седьмого элемента И через первый

0 элемент задержи подключен к синхровходу второго триггера, выход дев того элемента И через второй элемент задержки подключен к синхровходу первого регистра, выход восьмого элемента И через третий элемент

5 задержки подключен куправл ющему входу записи второго регистра, к синхровходу третьего триггера и к первому входу первого элемента ИЛИ, выход п того элемента И через четвертый элемент задержки подклю0 чен к первому входу второго элемента ИЛИ, выход которого подсоединен к управл ющему входу записи третьего регистра, к синх- роеходу четвертого триггера, к первым входам третьего и четвертого элементов

5 ИЛИ, выход четвертого триггера подключен к второму входу четвертого элемента ИЛИ, выход которого подсоединен к управл ющему входу считывани  третьего регистра, информационные выходы второго и третьего

0 регистров подключены к второй входной- выходной информационной шине устройства , первый выход первого регистра подключен к пербым входам обоих элементов И элемента И-ИЛИ, выход которого под5 ключей к первому входу первого элемента И-НЕ, выход которого подключен к синхровходу первого триггера, второй инверсный выход первого регистра подключен к первому входу седьмого элемента ИЛИ-НЕ, второй вход которого подключен к управл ющему входу устройства подтверждени  захвата системной шины каналом контроллера ДМА, а выход подключен к седьмому входу четвертого элемента ИЛИ-НЕ, к первому входу третьего элемента И-НЕ и к пр мым входам дес того и одиннадцатого элементов И. инверсные входы которых подключены соответственно к управл ющим входам ввода и вывода устройства, выход дес того элемента И через п тый элемент задержки подключен к второму входу второго элемента ИЛИ, выход одиннадцатого элемента И подключен к первому входу п того элемента ИЛИ, выход которого подсоединен к второму входу третьего элемента ИЛИ и к первому управл ющему входу второго шинного формировател , второй вход п того элемента ИЛИ подключен к второму входу четвертого элемента ИЛИ-НЕ, выход третьего элемента ИЛИ подключен к инверсному входу двенадцатого элемента И и к синхровходу п того триггера, инверсный выход которого  вл етс  выходом подтверждени  устройства, выход двенадцатого элемента И подключен к инверсному входу сброса шестого триггера, третий выход первого регистра подключен к первому входу тринадцатого элемента И, выход которого подключен к первому входу шестого элемента ИЛИ, выход шестого триггера подключен к вторым входам первого и тринадцатого элементов И. выходы первого элемента И и шестого элемента ИЛИ  вл ютс  соответственно выходами устройства запроса на обслуживание каналом контроллера ДМА и запроса прерывани  к контроллеру прерывани  системного модул , выход первого триггера подключен к второму входу шестого элемента ИЛИ вход устройства зан ти  системной магистрали подключен к первому входу четырнадцатого элемента И, а через первый инвертор подключен к первому входу восьмого элемента ИЛИ-НЕ, к второму входу первого элемента И-НЕ и к шестому информационному входу третьего шинного формировател , выход восьмого элемента ИЛИ-НЕ подключен к п тому информационному входу третьего шинного формировател , второй вход третьего элемента И-НЕ подсоединен к входу устройства конца передачи данных в режиме ПДП, а выход - к третьему входу первого элемента И-НЕ, выход второго элемента подключен к первому управл ющему входу третьего шинного формировател  и к первому входу п тнадцатого элемента И. выход которого подключен к инверсному входу сброса первого триггера, выход третьего триггера подключен к второму входу первого элемента ИЛИ к первому входу и через

шестой элемент задержки к второму входу четвертого элемента И-НЕ, выход которого  вл етс  выходом выбора ПФУ устройства, выход первого элемента ИЛИ подключен

к входу разрешени  чтени  второго регистра , выход третьего триггера подключен к второму входу восьмого элемента И, вход запроса устройства подключен к пр мому входу седьмого элемента ИЛИ, а через вто0 рой инвертор к синхровходу шестого триггера и седьмому информационному входу третьего шинного формировател , выход второго элемента ИЛИ-НЕ подключен к инверсному входу сброса первого регистра, к

5 инверсному входу седьмого элемента ИЛИ, к пр мому входу двенадцатого элемента И, к вторым входам четырнадцатого и п тнадцатого элементов И, выходы четырнадцатого элемента И и седьмого элемента ИЛИ

0 подключены к входам сброса соответственно третьего, четвертого и п того триггеров, три входа устройства индентификации состо ни  активного периферийного устройства подключены соответственно к

5 первому, второму и третьему входам первого дешифратора, первый и второй выходы которого подключены соответственно к вторым входам первого и второго элементов И элемента И-ИЛИ, вторые управл ющие вхо0 ды второго и третьего шинных формирователей подключены к шине логического нул , информационные входы первого, третьего- шестого триггера подключены к шине логической единицы.

5 Введение новых св зей третьего шинного формировател  обеспечивает формирование и передачу в информационную шину системной магистрали байта состо ни  устройства, описывающего режим и фа0 зу работы устройства, по команде главного процессора Читать байт состо ни .

Введение новых св зей первого регистра обеспечивает возможность программно устанавливать режим обмена данными

5 между ПФУ и системным модулем: режим обмена с использованием прерываний главного процессора, режим обмена с использованием канала пр мого доступа к пам ти .

0 Введение второго регистра и его св зей обеспечивает программную запись в устройство и передачу ч групповой контроллер ПФУ номера активного ПФУ.

Введение третьего регистра и его св 5 зей обеспечивает буферизацию в устройстве данных, подлежащих передаче от системного модул  к ПФУ.

Введение новых св зей первого триггера обеспечивает формирование сигнала запроса программного прерывани  к сиетемному модулю по завершению выполнени  его команды ввода-вывода.

Введение второго триггера и его св зей обеспечивает программное формирование сигнала общего сброса устройства сопр же- ни  и подключенных к нему ПФУ в стандарте интерфейса SCSI.

Введение третьего триггера и его св зей обеспечивает формирование управл ющего сигнала выбора активного ПФУ в стандарте интерфейса SCSI.

Введение четвертого триггера и его св зей обеспечивает удержание информационных выходов третьего регистра открытыми дл  считывани  до завершени  приема за- писанной в нем информации периферийным устройством.

Вв еДе ие п того триггера и его св зей обеспечивает формирование сигнала интерфейса SCSI подтверждени  того, что при передаче данных от системного модул  к ПФУ Очередной байт данных выставлен на выход системной магистрали.

Введение шестого триггера и его св зей обеспечивает формирование запроса к сие- темному модулю на обслуживание ПФУ дл  обмена очередным байтом данных.

Введение новых св зей первого дешифратора обеспечивает формирование из оповещающих сигналов ПФУ, работаю- щего в стандарте SCSI значений п ти разр дов байта состо ни  устройства о режиме и фазе совместной работы устройства и ПФУ.

Введение новых св зей второго де- шифратора обеспечивает дешифрацию младших разр дов адресного кода, поступающего по адресной шине системной магистрали , дл  организации доступа к портам ввода-вывода, вход щих в состав данного устройства.

Введение новых св зей счетчика обеспечивает формирование временного интервала действи  сигнала программного сброса устройства и ПФУ в стандарте ин- терфейса SCSI,

Введение новых св зей элемента ДОИЛИ обеспечивает формирование сигналов о том, что устройство зан то обслуживанием ЛФУ в режиме пр мого доступа к пам ти при вЁОде или выводе информации.

Введение новых св зей первого элемента И обеспечивает формирование на входе линии системной магистрали сигнала запроса на передачу байта данных в режиме пр мого доступа к пам ти,

Введение новых св зей второго элемента И обеспечивает работу счетчика по формированию временного интервала действи  сигнала программного общего сброса

в том случае, если фаза сброса программно задана.

Введение новых св зей третьего и четвертого элементов И и их св зей обеспечивает дешифрацию старших разр дов адресов портов ввода-вывода, вход щих в устройство.

Введение п того элемента И и его св зей обеспечивает формирование сигнала обращени  к порту ввода-вывода данных в режиме записи,

Введение шестого элемента И и его св зей обеспечивает формирование сигнала обращени  к порту ввода-вывода данных в режиме считывани .

Введение седьмого элемента И и эго св зей обеспечивает формирование сигнала обращени  к порту программного сброса в режиме записи.

Введение восьмого элемента И и его св зей обеспечивает формирование сигнала обращени  к порту ввода-вывода кода номера активного ПФУ в режиме записи.

Введение дев того элемента И и его св зей обеспечивает формирование сигнала обращени  к порту ввода-вывода маски режима обмена данными в режиме записи.

Введение дев того и одиннадцатого элементов И и их св зей обеспечивает передачу в устройство управл ющих сигналов системной магистрали ввода или вывода информации в режиме пр мого доступа к пам ти

Введение двенадцатого элемента И и его св зей обеспечивает сн тие сигнала запроса на обслуживание ПФУ по обмену очередным байтом данных либо в случае его удовлетворени , либо в случае общего сброса ,

Введение тринадцатого элемента И и его св зей обеспечивает передачу на вход линии системной магистрали сигнала запроса на передачу байта данных в режиме обмена с использованием прерываний главного процессора.

Введение четырнадцатого элемента и его св зей обеспечивает формирование сигнала сброса третьего триггера либо при общем сбросе, либо по завершении выбора активного ПФУ, о чем свидетельствует сигнал зан тости шины данных

Введение п тнадцатого элемента И и его св зей обеспечивает формирование сигнала сброса первого триггера либо при общем сбросе, либо при считывании из устройства байта его состо ни  после полного завершени  операции ввода-вывода данных.

Введение новых св зей первого элемента И-НЕ обеспечивает формирование

сигнала установки первого триггера запроса программного прерывани  по завершении выполнени  команды ввода-вывода в трех случа х; во-первых, при извещении от ПФУ о завершении ввода или вывода информации в режиме ПДП, во-вторых, при поступлении от контроллера пр мого доступа к пам ти системного модул  сигнала о передаче последнего байта данных в режиме ПДП, в-третьих, при извещении от ПФУ о своем переходе в режим свободной шины, а также передачи синхросигнала на С-вход седьмого триггера

Введение второго элемента И-НЕ и его св зей обеспечивает формирование сигнала обращени  к порту байта состо ни  устройства   режиме чтени  из устройства и формирование сигнала R321 STATUS.

Введение третьего элемента И-НЕ и его св зей обеспечивает дешифрацию старших нулевых разр дов адресов портов ввода- вывода, принадлежащих устройству и передачу данных в режиме ПФП с входной линии 68.

Введение четвертого элемента И-НЕ и его св зей обеспечивает формирование задержанного инверсного управл ющего сигнала выбора активного ПФУ и выбор контроллера, номер которого от 0 до 7 указываетс  унитарным кодом на выходе шины данных

Введение первого элемента ИЛИ-НЕ и его св зей обеспечивает формирование на информационном входе второго триггера единичного сигнала в том случае, если на первой информационной входной-выходной шине устройства установлен нулевой код. что разрешает программный сброс устройства и ПФУ

Введение второго элемента ИЛИ-НЕ и его св зей позвол ет передавать на выход общего сброса устройства и инвентировать входной сигнал сброса и выработанный устройством сигнал программного сброса.

Введение п того и шестого элементов ИЛИ-НЕ и их св зей обеспечивает инвертирование и передачу в устройство входных сигналов записи или чтени  только в том случае, если на входе устройства нет сигнала системной магистрали об адресном контроллере ПДП оперативной пам ти ЭВМ.

Введение седьмого элемента ИЛИ-НЕ и его св зей обеспечивает инверсную передачу в устройство сигнала захвата устройством одной из линий контроллера ПДП только в том случае, если режим пр мого доступа установлен в устройстве маской режима .

Введение восьмого элемента ИЛИ-НЕ и его св зей обеспечивает формирование

четвертого разр да байта состо ни  устройства о режиме свободной шины в том случае , когда ПФУ сн ло сигнал зан тости информационной шины и в устройстве не

производитс  выбор активного ПФУ.

Введение первого элемента ИЛИ и его св зей обеспечивает поддержание информационных выходов второго регистра в режиме чтени  информации сначала при

0 поступлении сигнала обращени  к порту номера активного ПФУ, а затем при наличии на выходе устройства сигнала выбора активного ПФУ.

Введение второго элемента ИЛИ и его

5 св зей обеспечивает формирование обобщенного сигнала записи данных в ПФУ как в режиме ПДП, так и в режиме прерываний

Введение третьего элемента ИЛИ и его

0 св зей обеспечивает формирование обобщенного сигнала обмена данными между системным модулем и ПФУ как в режиме ПДП, так и в режиме прерываний главного процессора

5 Введение четвертого элемента ИЛИ и его св зей обеспечивает поддержание информационных выходов третьего регистра в режиме чтени  информации сначала при поступлении сигнала обращени  к порту дан0 ных при записи информации в ПФУ, а затем до завершени  приема байта данных ПФУ, после чего ПФУ снимает сигнал запроса со входа устройства

Введение п того элемента ИЛИ и его

5 св зей обеспечивает формирование обобщенного сигнала чтени  данных из ПФУ как в режиме ПДП, так и в режиме прерывани  главного процессора.

Введение шестого элемента ИЛИ и его

0 св зей обеспечивает передачу на линию запроса прерывани  главного процессора сигналов запросов прерывани  как при обмене очередным байтом данных в режиме прерывани  процессора, тёк и при завершении

5 выполнени  команды ввода-вывода.

Введение седьмого элемента ИЛИ и его св зей обеспечивает сброс четвертого и п того триггеров в случае общего сброса или при завершении записи очередного байта

0 информации в ПФУ, о чем свидетельствует сн тие сигнала запроса от ПФУ.

Введение перьогоГэлемента задержки и его св зей обеспечивает задержку сигнала обращени  к порту общего программного

5 сброса на врем , достаточное дл  установки сигнала на информационном входе второго триггера.

Введение второго элемента задержки и его св зей обеспечивает задержку сигнала обращени  к порту маски режима устройства на врем , необходимое дл  установки кода маски на информационных входах первого регистра.

Введение третьего элемента задержки и его св зей обеспечивает задержку сигнала обращени  к порту номера активного ПФУ на врем , необходимое дл  установки кода номера активного ПФУ на информационных входах второго регистра.

Введение четвертого элемента задержки и его св зей обеспечивает задержку сигнала обращени  к порту данных при их записи в ПФУ на врем , необходимое дл  установки очередного байта данных на информационных входах третьего регистра.

Введение п того элемента задержки и его св зей обеспечивает задержку сигнала записи данных в третий регистр в режиме ПДП на врем , необходимое дл  установки байта данных на информационных входах третьего регистра.

Введение шестого элемента задержки и его св зей обеспечивает задержку сигнала выбора активного ПФУ на врем , необходимое дл  установки номера активного ПФУ на вторых информационных входах-выходах устройства.

На фиг.1, 2 приведена функциональна  схема устройства дл  сопр жени  магистрали ЭВМ с периферийными устройствами; на фиг.З-временные диаграммы работы устройства в фазах считывани  байта состо ни  устройства и программного сброса; на фиг.4 - то же, в фазе записи в П ФУ команды в режиме прерываний главного процессора; на фиг.5 - то же, в фазе записи в ПФУ данных в режиме пр мого доступа к пам ти.

Устройство дл  сопр жени  магистрали ЭВМ с периферийными устройствами содержит первый-третий шинные формирователи 1-3, первый-третий регистры 4-6, первый-шестой триггеры 7-12, первый 13 и второй 14 дешифраторы , счетчик 15, элемент И-ИЛИ 16, первый-п тнадцатый эле- менты И 17-31, лервый-четвертый элементы И-НЕ 32-35, первый-восьмой элементы ИЛ И-НЕ 36-43, первый-седьмой элементы ИЛИ 44-50, первый-шестой элементы 51-56 задержки, первый 57 и второй 58 инверторы, а также две группы входов и выходов. Перва  группа включает шины и линии системной магистрали в стандарте интерфейса M-BUS. Обозначение, назначение и номера входов-выходов этих шин и линий приведены в табл.1, Втора  группа включает шины и линии интерфейса SCSI. Обозначени , назначение и номера этих шин и линий приведены в табл.2.

В устройстве перва  входна -выходна  информационна  шина DA 59 устройства

подключена к первым информационным входам-выходам А первого шинного формировател  1, вторые информационные входы-выходы В которого подключены к 5 информационным выходам А второго шинного формировател  2. Информационные входы В второю шинного формировател  2 подключены к второй входной-выходной информационной шине ДВ устройства. П ть

0 выходов первого дешифратора 13 подключены к первому ВО, второму В1, третьему В2, четвертому ВЗ и восьмому В7 информационным входам третьего шинного формировател  3. Первый выход ДМА первого

5 регистра 4 подключен к первому входу первого элемента И17, выход первого элемента И-НЕ 32 подключен к синхровходу первого триггера 7. Вторые информационные входы-выходы В первого шинного

0 формировател  1 подключены к информационным входам 4, второго 5, третьего 6 регистров, к информационным выходам А третьего шинного формировател  3 и к входам первого элемента ИЛИ-НЕ 36, выход

5 которого подключен к информационному входу второго триггера 8 Выход второго триггера 8 подключен к первым входам второго элемента И 18 и второго элемента ИЛИ-НЕ 37, выход которого  вл етс  выхо0 дом общего сброса RESET 71 устройства. Второй вход второго элемента ИЛИ-НЕ 37 подключен к входу общего сброса RESET 63 устройства, а второй вход второго элемента И 18 подключен к входу 62 синхропоследо5 вательности CLK устройства. Выход второго элемента И 18 подключен к счетному входу счетчика 15, выход переполнени  которого подключен к своему входу сброса и к входу сброса второго триггера 8. Входна  адрес0 на  шина АбО подключена к информационным входам второго дешифратора 14, к входам третьего элемента И 19 и третьего элемента ИЛИ-НЕ 38, выходы которых подключены соответственно к первому и второ5 му входам четвертого элемента И 20. Выход четвертого элемента И 20 подключен к управл ющему входу второго дешифратора 14, первый выход которого подключен к первым входам п того 21 и шестого 22

0 элементов И Второй вход второго дешифратора 14 подсоединен к первым входам седьмого элемента И 23 и второго элемента И-НЕ 33. Третий выход второго дешифратора 14 подключен к первому входу

5 восьмого элемента И 24. Четвертый выход второго дешифратора 14 подключен к первому входу дев того 25 элемента И. Выходы п того 21, шестого 22, седьмого 23, восьмого 24 и дев того 25 элементов И, второго элемента И-НЕ 33 подключены к первым

шести входам четвертого элемента ИЛИ- НЕ 39, выход которого подключен к первому управл ющему входу DE первого шинного формировател  1, второй управл ющий вход Т которого к входу 64 в вода TOR устройства . Вход 66 запрета обращени  к портам ввода-вывода AEN устройства подключен к первым входам п того 40 и шестого 41 элементов ИЛИ-НЕ, вторые входы которых подключены соответственно к входам вывода IOR 64 и ввода ТЩ7 65 устройства. Выход п того элемента ИЛИ-НЕ 40 подключен к вторым входам шестого элемента И 22 и второго элемента И-НЕ 33 Выход шестого элемента ИЛИ-НЕ 41 подключен к вторым входам п того 21, седьмого 23, восьмого 24 и дев того 25 элементов И. Выход седьмого элемента И 23 через первый элемент задержки 52 подключен к синхровходу второго триггера 8, выход дев того элемента И 25 через второй элемент задержки 53 подключен к синхровходу первого регистоа 4. Выход восьмого элемента И 24 через третий элемент задержки 53 подключен к управл ющему входу записи STB второго регистра 5, к синхровходу третьего триггера 9 и к первому входу первого элемента ИЛИ 44. Выход п того элемента И 21 через четвертый элемент задержки 54 подключен к первому входу второго элемента ИЛИ 45, выход которого подсоединен к управл ющему входу записи STB третьего регистра 6, к синхровходу четвертого триггера 10, к первым входам третьего 46 и четвертого 47 элементов ИЛИ. Выход четвертого триггера 10 подключен к второму входу четвертого элемента ИЛИ 47. выход которого подсоединен к управл ющему входу считывани  ДЕ третьего регистра 6, информационные выходы второго 5 и третьего 6 регистров подключены к выходной информационной шине ДВ61 устройства . Первый выход ДМА первого регистра 4 подключен к входам обоих элементов И элемента И-ИЛИ 16, выход которого подключен к первому входу первого элемента И-НЕ 32. Второй инверсный выход ДМА первого регистра 4 подключен к первому входу седьмого элемента ИЛИ-НЕ 42, второй вход которого подключен к управл ющему входу 67 устройства подтверждени  режима ПДП DACK а выход подключен к седьмому входу четвертого элемента ИЛИ- НЕ 39, к первому входу третьего элемента И-НЕ 34 и к пр мым входам дес того 26 и одиннадцатого Т1 элемента И, инверсные входы которых подключены соответственно к управл ющим входам ввода IOW 65 и вывода 40R 64 устройства. В ыход дес того элемента И 26 через п тый элемент задержки 55 подключен к второму входу второго элемента ИЛИ 45. Выход одиннадцатого элемента И 27 подключен к первому входу п того элемента ИЛИ 48, выход которого подсоединен к второму входу третьего элемента ИЛИ 46 и к первому управл ющему входу ДЕ второго шинного формировател  2. Второй вход п того элемента ИЛИ 48 подключен к второму входу четвертого элемента ИЛИ-НЕ 39. Выход третьего элемента ИЛИ

0 46 подключен к инверсному входу двенадцатого элемента И 28 и к синхровходу п того триггера 11, инверсный выход которого  вл етс  выходом подтверждени  АСККГб 75 устройства. Выход двенадцатого элемента

5 И 28 подключен к инверсному входу сброса шестого триггера 12. Третий выход INT первого регистра 4 подключен к первому входу тринадцатого элемента И 29, выход которо- ro-к первому входу шестого элемента ИЛИ

0 49, Выход шестого 12 триггера подключен к вторым входам первого 17 и тринадцатого 29 элементов И. Выходы первого элемента И 17 и шестого элемента ИЛИ 49  вл ютс  соответственно выходами запроса на обслу5 живание каналом контроллера ДМА 70 и запроса прерывани  к контроллеру прерывани  системного модул  69, выход первого триггера 7 подключен к второму входу шестого элемента ИЛИ 49.

0 Управл ющий вход 73 зан ти  информационной шины BUSY подсоединен к первому входу четырнадцатого элемента И 30. а через первый инвертор 57 подключен к первому входу восьмого элемента ИЛИ-НЕ

5 43, к второму входу первого элемента И-НЕ

32и к шестому информационному входу В5 третьего шинного формировател  3.

Выход восьмого элемента ИЛИ-НЕ 43 подключен к п тому информационному входу

0 В4 третьего шинного формировател  3. Второй вход третьего элемента И-НЕ 34 подсоединен к входу 68 извещени  о завершении обмена данными в режиме ПДП Т/С устройства , а выход - к третьему входу первого эле5 мента И-НЕ 32. Выход второго элемента И-НЕ

33подключен к первому управл ющему входу ДЕ третьего шинного формировател  3 и к первому входу п тнадцатого элемента И 31, выход которого подключен к инверсному

0 входу сброса первого триггера 7

Выход третьего триггера 9 подключен к второму входу первого элемента ИЛИ 44, к первому входу и через шестой элемент задержки 56 к второму входу четвертого элемента

5 И-НЕ 35, выход которого  вл етс  выходом 72 выбора ПФУ SELECT устройства. Выход первого элемента ИЛИ 44 подключен к входу разрешени  чтени  ДЕ второго регистра 5. В ыход третьего триггера 9 подключен к второму входу восьмого элемента И 43 Вход

74 запроса устройства REQVCST подключен к пр мому входу седьмого элемента ИЛИ 50, а через второй инвертор 58 к синхровходу шестого триггера 12 и седьмому информационному входу В6 третьего шинного формиро- вател  3, выход второго элемента ИЛИ-НЕ 37 подключен к инверсному входу сброса первого регистра 4, к инверсному входу седьмого элемента ИЛИ 50, к пр мому входу двенадцатого 28 элемента И, к вторым входам четыр- иадцатого 30 и п тнадцатого 31, элементов И, Выход четырнадцатого элемента И 30 и седьмого элемента ИЛИ 50 подключены к входам сброса соответственно третьего 9 и четвертого 10, п того 11 триггеров. Выходы вы- вод/ввод (1 /0) 78, команда/данные (С/Д) 77 I передачи байта состо ни  ПФУ (MESSAGE) 76 подключены соответственно к первому, второму и третьему входам первого дешифратора 13, первый и второй выходы которого подключены к вторым входам соответственно первого и второго элементов И элемента И- ИЛИ 16, Вторые управл ющие Т-входы второго 2 и третьего 3 шинных формирователей подключены к шине логического нул . Инфор- мационные входы первого 7, третьего 9, четвертого 10, п того 11, шестого 12 триггеров подключены к шине логической единицы.

Рассмотрим назначение элементов схемы устройства сопр жени ,

Двунаправленный шинный формирователь 1 обеспечивает обмен данными внутренней шинной устройства и системной шиной ДА в двух направлени х Обмен в обоих направлени х производитс  восьми- разр дными словами. Направление передачи данных определ етс  сигналом системной шины IOR, поступающим с входа устройства 64 на Т-вход формировател  1. При нулеТЗбм значении этого сигнала пере- дача производитс  в направлении от В к А, при единичном значении сигнала от А к В. Передача информации через формирователь 1 разрешаетс  только при нулевом сигнале на его входе ДЕ, поступающем с выхода элемента ИЛИ-НЕ 39.

Шинный формирователь 3 обеспечивает передачу байта состо ни  устройства и некоторых сигналов интерфейса SCSI. Передача информации производитс  только в одном направлении от В к А, дл  чего на управл ющий Т-вход поступает сигнал логического нул . Передача байта состо ни  во внутреннюю шину устройства осуществл етс  при нулевом сигнале на ДЕ-входе фор- мировател  3, который поступает с выхода элемента И-НЕ 33 и  вл етс  сигналом D321 STATUS элемента И-НЕ 33 и  вл етс  сигналом также адресации фиктивного порта с номером 321, принимающим активное

значение в режиме считывани  Значение разр дов байта и их описание приведено в табл.3.

Регистр 4  вл етс  двухразр дным регистром маски (порт 323) и предназначен дл  установки режима передачи данных. При единичном значении первого разр да обмен данными между ЭВМ и ПФУ производитс  в режиме пр мого доступа к пам ти (ПДП), при единичном значении второго разр да обмен информацией производитс  в режиме передачи прерываний к процессору . Запись кода маски производитс  в регистр 4 из внутренней шины устройства по переднему фронту сигнала W323MASK, который  вл етс  сигналом адресации 323 порта в режиме записи и поступает на син- хровход регистра 4 с выхода элемента И 25 через элемент задержки 52. Сброс регистра 4 BjHVflb осуществл етс  нулевым сигналом RESET сброса, поступающего с выхода элемента ИЛИ-НЕ 37 на R-вход регистра 4, .

Регистр 5  вл етс  регистром номера ПФУ (порт 322) и служит дл  выбора одного из ПФУ, имеющих общую схему управлени  (контроллер). Запись унитарного кода номера ПФУ в регистр 5 осуществл етс  из внутренней шины устройства сигналом W322SELECT, который  вл етс  сигналом адресации порта с номером 322 и поступает на управл ющий вход STB регистра 5 с выхода элемента И 24 через элемент задержки 53. Этот же сигнал, пройд  через элемент ИЛИ 44 по второму управл ющему входу ДЕ регистра 5, разрешает считывание информации с информационных выходов в выходную шину устройства ДВ 61 Режим считывани  с выходов регистра 5 затем удерживаетс  в течение времени, достаточного дл  выбора ПФУ сигналом с пр мого выхода триггера 9, который поступает на управл ющий входДЕ регистра 5 через второй вход элемента ИЛИ 44

Регистр 6  вл етс  буфером данных (порт 320), подлежащих передаче от системной шины к входной шине ДВ дл  последующей записи в ПФУ Запись в регистр 6 осуществл етс  сигналом W320DATA, который  вл етс  сигналом адресации порта с номером 320 в режиме записи и поступает на управл ющий вход STB регистра 6 с выхода элемента И 21 через элементы ИЛИ 45 и 46 и элемент задержки 54, Этот же сигнал, пройд  через элемент ИЛИ 47 обеспечивает подключение информационных выходов регистра 6 к выходной информационной шине ДВ устройства 61 Затем подключение информационных выходов регистра и выходной информационной шины 61 устройства сохран ет на необходимое врем  единичный сигнал с выхода триггера 10, который поступает на управл ющий вход ДЕ регистра через второй вход элемента ИЛИ 47.

Триггер 8 обеспечивает формирование управл ющего сигнала RESET сброса устройства и ПФУ заданной длительности, составл ющей в стандёрте интерфейса SCSI не менее 25 мкс, при программном сбросе. Установка триггера 8 в единичное состо - ние осуществл етс  передним фронтом сигнала W321RESET, который адресует фиктивный порт сброса с номером 321 в режиме записи и вырабатываетс  элементом И 23. Установка триггера 8 в единичное состо ние осуществл етс  только при нулевой инфоомации во входной шине данных ДА 59, о чем свидетельствует единичный сигнал на выходе элемента ИЛИ-НЕ 36, поступающий на Д-вход триггера 8. Сброс триггера в нуль по асинхронному R-входу по истечении 25 мкс осуществл етс  сигналом переполнени  счетчика 15.

Триггер 9 обеспечивает формирование сигнала SELECT на выходе устройства. Ин- формационный вход триггера подключен к шине логической единицы Запись в триггер 9 единицы осуществл етс  по переднему фронту сигнала W322SELECT, который  вл етс  сигналом адресации порта номера активного ПФУ, и формируетс  элементом И 24. Сброс триггера 9 осуществл етс  по инверсному асинхронному R-входу нулевым сигналом с выхода элемента И 30, который вырабатываетс  либо в случае подтвержде- ни  выбора ПФУ сигналом BUSY с входа 73 устройства либо в случае общего сброса сигналом RESET, Сигнал с пр мого выхода триггера 9 поступает на выход SELECT 72 устройства через элемент задержки 56 и элемент И-НЕ 35 Сигнал с выхода триггера 9 поступает также на вход элемента ИЛИ- НЕ 43 дл  формировани  четвертого разр да байта состо ни .

Триггер 10 обеспечивает формирование сигнала дл  удержани  в режиме считывани  по управл ющему ДЕ-входу буферного регистра данных 6 Устанавливаетс  триггер 10 в единичное состо ние сигналом W320 DATA, который  вл етс  адресом пор- та с адресом 320 в режиме записи данных и формируетс  элементом И 21. Сброс цэигге- ра 10 осуществл етс  либо сигналом RESET в случае общего сброса,либр единичным значением сигнала REQUEST, поступаю- щим с входа устройства 74 и подтверждающего факт записи байта данных в ПФУ с выходной информационной шины ДВ устройства 61. Единичный сигнал с выхода триггера 10, поступа  через элемент ИЛ И 47

на второй управл ющий вход ДЕ регистра 6. поддерживает его информационные выхо ды в открытом состо нии.

Триггер 11 предназначен дл  формиро- вани  управл ющего сигнала ACKNO в стандарте интерфейса SCSI на выходе 75 устройства. Установка триггера 11 в единичное состо ние производитс  сигналом с выхода элемента ИЛИ 46 при адресации порта 320 в режимах записи или считывани  сигналами W320DATA или R320DATA, когда производитс  обмен данными между системной шиной и ПФУ, Сброс триггера 11 осуществл етс  либо сигналом элемента ИЛИ 50 в случае общего сброса, либсмэ случае сн ти  ПФУ сигналом TTEQUEST при подтверждении получени  информации от устройства.

Триггер 12 обеспечивает формирование сигнала готовности ПФУ к обмену информацией с системной шиной ЭВМ в режиме прерываний, когда сигнал с выхода триггера 12 через элемент И 29 передаетс  на выход 69 устройства в качестве сигнала системной шины IRQ (запрос прерывани ), либо в режиме пр мого доступа к пам ти, когда сигнал с выхода триггера 12 через элемент И 17 передаетс  на выход 70 (запрос на обслуживание каналом контроллера ДМА). Установка триггера 12 в единичное значение производитс  передним фронтом проинг вертированного сигнала REQUEST, поступающего с выхода инвертора 58 на синхровход триггера 12. Сброс триггера 12 осуществл етс  нулевым сигналом с выхода элемента И 28 либо в случае общего сброса (сигнал RESET), либо в случае инициализации ЭВМ процедуры обмена информации (сигналы W320DATA. R320DATA).

Триггер 7 прерывани  обеспечивает формирование сигнала готовности ПФУ и устройства сопр жени  к приему очередной команды ввода-вывода процессора по причине завершени  предыдущей. Он устанавливаетс  в единичное состо ние передним фронтом сигнала с выхода элемента И-НЕ 32, который формируетс  в трех случа х; если рсврбождаетс  шина данных, т.е. сигнал BUSY на входе 73 устройства принимает единичное значение; при окончании фазы выполнени  команды в режиме пр мого доступа; если текущий цикл передачи информации в режиме пр мого доступа к пам ти  вл етс  последним.

Сброс триггера 7 в нуль осуществл етс  нулевым сигналом элемента И 31, который вырабатываетс  либо в случае общего сброса по команде RESET, либо при обращении к порту 321 по сигналу Н 32 1 STATUS дл  считывани  байта состо ни  устройства.

Дешифратор 13 предназначен дл  формировани  0-3 и 7 разр дов байта состо ни  устройства, которые вырабатываютс  из входных сигналов 1/0(вход 78), С/Д(вход 77) и MESSAGE (вход 76) устройства,

Дешифратор 14 служит дл  дешифрации двух младших разр див адресного кода, поступающего из системной магистрали на адресный вход 60 устройства, дл  адресации портов ввода-вывода устройства со- пр жени , На управл ющий V-вход дешифратора 14 поступает сигнал с выхода элемента И 20, который принимает единичное значение в том случае, когда старшие восемь разр дов адресного кода на вхо- де 60 устройства имеют значение А 1100ЮООХХ Н32 , где X - неопределенные разр ды, т.е, адресации подлежат порты, начина  с 320, которые принадлежат рассматриваемому устройству, Выходные Сигналы дешифратора 14 используютс  дл  управлени  адресуемыми элементами устройства .

Счетчик 15 обеспечивает формирование временного интервала, равного 25 мкс, в течение которого на выход 71 устройства должен удерживатьс  сигнал RESET общего сброса при программном сбросе устройства и ПФУ. Счетные импульсы на счетный вход счетчика 15 поступают с входа 62 устройст- ва через элемент И 18, который их пропускает в случае программного сброса. Импульсна  последовательность на входе 62 устройства  вл етс  синхропоследова- тельностью CLK системной магистрали, пе- риод следовани  импульсов которой равен 25 не. Выход счетчика 15  вл етс  выходом переполнени , единичный сигнал на котором по вл етс  после прихода сотого счетного импульса. Единичный сигнал с выхода счетчика поступает на свой вход сброса, а также на вход обнулени  триггера 8.

Элемент И-ИЛИ 16 служит дл  формировани  сигнала в режиме пр мого доступа к пам ти, о чем говорит единичный сигнал, поступающий на обе схемы И элемента с первого выхода ДМА регистра маски и, о том, что устройство выполн ет ввод или вывод данных, о чем говор т единичные сигналы либо с первого, либо с второго выхода дешифратора 13. Выходной сигнал элемента И-ИЛИ 16 поступает на вход элемента И 32 и используетс  дл  формировани  сигнала запроса прерывани  устройства по окончании выполнени  команды.

Элемент И 17 служит дл  формировани  сигнала запроса DRQ на обслуживание контроллером ДМА (пр мого доступа к пам ти ) на выходе 70 устройства. Этот сигнал принимает единичное действующее значение в том случае, если режим ПДП задан маской режима, о чем говорит единичный сигнал, поступающий на вход элемента И 17 с выхода первого разр да регистра маски 4, и при наличии запроса от ПФУ на обслуживание , о чем говорит единичный сигнал, поступающий с выхода триггера 12 на второй вход элемента И 17.

Элемент И 18 обеспечивает передачу синхроимпульсов последовательности CLK с входа 62 устройства на счетный выход счетчика 15 при программно заданном сбросе устройства и ПФУ, о чем свидетельствует единичное состо ние триггера 8.

Элемент И 19  вл етс  элементом дешифратора адреса порта ввода-вывода устройства и формирует единичный сигнал в том случае, если дес тый дев тый и шестой разр ды адресного кода на входе 60 устройства принимают значение единицы.

Элемент И 20  вл етс  элементом дешифратора адреса порта ввода-вывода устройства и формирует единичный сигнал разрешени  работы дешифратора 14 в том случае, если в восьми старших разр дах адресного кода записано число А 11001000k.

Элемент И 21 формирует сигнал W320DATA адресации порта с номером 320 в режиме записи данных из системной шины в устройство, о чем свидетельствуют еди- ничные сигналы на входах элемента, поступающие с первого выхода дешифратора 14 и с выхода элемента ИЛИ-НЕ 41.

Элемент И 22 формирует сигнал R320DATA адресации порта с номером 320 в режиме чтени  данных в системную шину, о чем свидетельствуют единичные сигналы на входах элемента, поступающие с первого выхода дешифратора 14 и с выхода элемента ИЛИ-НЕ 40.

Элемент И 23 формирует сигнал W321 RESET адресации фиктивного порта с номером 321 в режиме записи из системной шины и служит дл  программного сброса устройства и ПФУ Единичное значение принимает при возбуждении второго выхода дешифратора 14 и единичном значении сигнала ha выходе элемента ИЛИ-НЕ 40.

Элемент И 24 формирует сигнал W322SELECT адресации порта номера активного ПФУ с адресом 322 в режиме записи из системной шины в устройстве Этот сигнал принимает единичное значение при возбуждении третьего выхода дешифратора 14 и при единичном значении сигнала на выходе элемента ИЛИ-НЕ 41.

Элемент И 25 формирует сигнал W323MASK адресации порта маски режима работы устройства с адресом 323 в режиме

записи из системной шины в устройство. Сигнал принимает единичное значение при возбуждении четвертого выхода дешифратора 15 и при единичном значении сигнала на выходе элемента ИЛИ-НЕ 41.

Элемент И 26 формирует сигнал о работе устройства в режиме записи информации из системной шины при пр мом доступе к пам ти. Единичный сигнал на выходе этого элемента будет присутствовать в том слу- чае, если на выходе 65 устройства присутст- вует нулевой действующий сигнал IOW системной магистрали и в то же врем  с выхода элемента ИЛИ-НЕ 42 поступает единичный сигнал, свидетельствующий о работе устройства в режиме ПДП.

Элемент И 27 формирует сигнал о работе устройства в режиме считывани  информации из ПФУ в системную шину при доступе к пам ти. Нулевой сигнал ЮК ввода информации в ЭВМ поступает на инверсный вход элемента И 27 с входа 64 устройства.

Элемент И 28 формирует нулевой сигнал сброса триггера 12 запроса ПДП. во- первых, при общем сбросе сигналом RESET, поступающим с выхода элемента ИЛИ-НЕ 37 на пр мой вход элемента И 28, во-вторых, при удовлетворении запроса на обслуживание контроллером ДМА, о чем свидетельст- вует нулевой сигнал, поступающий с выхода элемента ИЛИ 46 на инверсный вход элемента И 28.

Элемент И 29 формирует сигнал IRQ запроса прерывани  к процессору ЭВМ, ко- торый поступает на выход 69 устройства через элемент ИЛИ 49 в том случае, если в устройстве установлен режим обмена данными по запросам прерывани , о чем свидетельствует единичный сигнал с выхода второго разр да регистра 4 маски и триггер 6 запроса находитс  в единичном состо нии .

Элемент И 30 формирует нулевой сигнал сброса триггера 9 либо при общем сбро- се по сигналу RESET, поступающему на первый вход элемента И 30, либо при подтверждении выбора, адресуемого ПФУ. о чем свидетельствует нулевой сигнал BUSY, поступающий с входа 73 устройства на вто- рой вход элемента И 30.

Элемент И 31 формирует нулевой сигнал сброса триггера 7 запроса прерывани , во-первых, при общем сбросе по сигналу RESET, поступающего на первый вход эле- мента И 31, во-вторых, при поступлении на второй ход элемента И 31 сигнала R321 STATUS с выхода элемента И-НЕ 33, что говорит о начале обработки запроса прерывани  микропроцессором ЭВМ.

Элемент И-НЕ 32 формирует сигнал установки в единицу триггера 7 запроса прерывани .

Единичный фронт на его инверсном выходе по вл етс , во-первых, при окончании выполнени  процедуры обмена данными в режиме ПДП, о чем свидетельствует сн тие единичного сигнала с выхода элемента И- ИЛИ 16, во-вторых, при освобождении шины данных, о чем свидетельствует сн тие единичного сигнала BUSY с выхода инвертора 57, и, в-третьих, когда текущий цикл передачи информации в режиме ПДП  вл етс  прследним, о чем свидетельствует по вление нулевого сигнала на выходе элемента И-НЕ 34.

Элемент И-НЕ 33 формирует сигнал R321 STATUS адресации порта с номером 321 в режиме чтени  в общую магистраль байта состо ни  устройства. Этот сигнал принимает нулевое действующее значение при возбуждении второго выхода дешифратора 14 и при по влении единичного сигнала на выходе ИЛИ--НЕ 40.

Элемент И-НЕ 34 формирует нулевой сигнал завершени  процедуры обмена информации в режиме ПДП. Дл  этого на первый выход элемента И-НЕ 34 поступает единичный сигнал с выхода элемента ИЛИ- НЕ 42 о том, что устройство работает в режиме ПДП, а на второй вход с входа 68 устройства поступает сигнал Т/С о том, что текущий цикл обмена информацией в режиме ПДП  вл етс  последним.

Элемент И-НЕ 35 передает на выход устройства 72 сигнал SELECT выбора адресуемого ПФУ с некоторой задержкой, определ емой элементом задержки 56.

Элемент ИЛИ-НЕ 36 формирует единичный сигнал на информационном входе триггера 8 программного общего сброса при отсутствии информации во внутренней шине устройства.

Элемент ИЛИ-НЕ 37 формирует обобщенный сигнал c6poca R ESET на выходе 71 устройства, во-первых, при сбросе после включени  питани , о чем свидетельствует сигнал RESET на входе 63 устройства, и, во-вторых, при программном сбросе, когда триггер 8 устанавливаетс  в единичное состо ние

Элемент ИЛИ-НЕ 38  вл етс  частью дешифратора адреса порта ввода-вывода устройства, на его входы поступают 8, 7, 5, 4 и 4-й разр ды адресного кода А с входа 60 устройства. При адресации 32 порта ввода- вывода на выходе элемента ИЛИ-НЕ 38 по вл етс  единичный сигнал,

Элемент ИЛИ-НЕ 39 формирует нулевой разрешающий сигнал, поступающий на

управл ющий вход ДЕ первого шинного формировател  1 и разрешающий передачу через него информации в том случае, если адресуетс  один из портов ввода-вывода устройства. Дл  этого на его входы поступа- ют все сигналы адресации портов ввода-вывода и сигнал захвата системной шины ДАСК контроллером ДМА при исполнении режима ПДП.

Элемент Ш1И-НЕ 40 передает инверс- мое значение сигнала IOR чтени  информации из ЛФУ дли формировани  сигналов обращени  к портам ввода-вывода устройства в режиме считывани  элементами И 22 и И-НЕ 33 при условии, если контроллер ДМА не адресует оперативную пам ть, о чем свидетельствует нулевой с.игнал AEN на входе 66 устройства

Элемент ИЛИ-НЕ 41 передает инверсное значение сигнала IOW - записи инфор- мации в ПФУ дл  формировани  сигналом обращени  к портам ввода-вывода устройства в режиме записи элементами И 21, И 23 и И 24, И 25 при условии, если контроллер ДМА не адресует оперативную пам ть в это врем .

Элемент ИЛИ-НЕ 42 формирует сигнал, единичное значение которого свидетельствует о работе устройства в режиме ПДП, о чем свидетельствует нулевое значение сиг- налое, поступающих на его входы, во-пер- вых, с входа 67 устройства сигнала DACK о захвате системной шины контроллером ДМА и, во-вторых, с инверсного выхода первого разр да регистра маски режима 4 сиг- нала ДМА об установке в устройстве режима ПДП.

Элемент ИЛ И-НЕ 43 формирует сигнал BUSFREE, единичное значение которого свидетельствует о том, что устройство не использует системную шину. Этот сигнал используетс  в четвертом разр де байта состо ни . Сигнал на выходе элемента ИЛИ-НЕ 43 имеет значение, если ПФУ выставило на входе 73 сигнал BUSY 1, что говорит о том, что ПФУ не использует системную шину, и с инверсного выхода триггера 9 снимаетс  единичное значение сигнала, что говорит1 о том, что устройство не выбирает какое-либо из подключенных к нему ПФУ,

Элемент ИЛИ 44 формирует сигнал, поступающий на DE-вход регистра 5 адреса активного ПФУ и разрешающий считывание информации с его выходов. Считывание ин- формации разрешаетс , во-первых, при адресации 322 порта в режиме записи дл  передачи номера выбираемого ПФУ в выходную шину данных 61 и, во-вторых, при сохранении на выходе треггера 9 единичного сигнала до тех пор, пока выбор и подключение адресуемого ПФУ не произойдет, о чем будет свидетельствовать нулевое значение сигнала BUSY на входе 73 устройства ,

Элемент ИЛИ 45 формирует сигнал записи байта данных в буферный регистр 6 из системной шины на его разрешающем STB- входе в том случае, если адресуетс  порт с номером 320 в режиме записи в ПФУ, либо в устройстве осуществл етс  запись информации в ПФУ в режиме пр мого доступа к пам ти, о чем свидетельствует единичный сигнал с выхода элемента И 26

Элемент И 46 формирует обобщенный сигнал о том, что устройство ведет обмен данными между системной шиной и ПФУ либо в режиме записи (единичный сигнал с выхода элемента ИЛИ 45), либо в режиме чтени  (единичный сигнал с выхода элемента ИЛИ 48). Этот сигнал используетс  дл  установки триггера 11 подтверждени  захвата системной шины в единичное значение и сброса триггера запроса 12

Элемент ИЛИ 47 формирует сигнал разрешени  считывани  информации с выходов буферного регистра 6 с момента его адресации единичным сигналом с выхода элемента ИЛИ 45 до момента получени  этой информации ПФУ, о чем свидетельствует сн тие нулевого сигнала REQUEST с входа устройства 74, что вызовет сброс в нуль триггера 10, пр мой выход которого подключен к входу элемента ИЛИ 47.

Элемент ИЛИ 48 формирует сигнал чтени  байта данных их ПФУ через шинный формирователь 2, который поступает на его ДЕ-выход Единичный сигнал на выходе элемента ИЛИ 48 вырабатываетс  либо при адресации порта с номером 320 в режиме чтени  из ПФУ, о чем говорит единичный сигнал с выхода элемента И 22, либо при чтении информации в режиме ПДП, о чем говорит единичный сигнал с выхода элемента И 27,

Элемент И 49 передает сигнал IRQ запроса прерывани  на выход 69 устройство либо с выхода триггера запроса прерывани  7, когда завершена очередна  процедура ввода-вывода, либо с выхода триггера 12, через элемент И 29, когда запрос выставл - ет ПФУ путем подачи сигнала REQUEST и в устройстве установлен режим обмена с использованием прерываний процессора.

Элемент И 50 служит дл  обнулени  триггера 1Q и 11, во-первых, при поступлении сигнала RESET общего сброса, во-вторых , при сн тии сигнала REQUEST запроса на обслуживание от ПФУ, поступающего на вход 74 устройства

Элемент задержки 51 обеспечивает задержку сигнала адресации W321 RESET на врем , достаточное дл  установки на информационном входе триггера 8 программного общего сброса устойчивого сигнала едини- цы.

Элемент задержки 51 обеспечивает задержку сигнала адресации W321 RESET на врем , достаточное дл  установки на информационном входе триггера 8 программного общего сброса устойчивого сигнала единицы .

Элемент задержки 52 обеспечивает за- держку сигнала адресации W323MASK на врем , достаточное дл  установки наинфор- мационных входах регистра 4 маски режима устойчивого значени  кода маски,

Элемент задержки 53 обеспечивает задержку сигнала адресации W322SELECT на врем , достаточное дл  установки на инфор- мационных входах регистра 5 номера активного ПФУ устойчивого значени  унитарного кода номера ПФУ,

Элемент задержки 54 обеспечивает задержку сигнала адресации W320DATA на врем , достаточное дл  установки на информационных входах буферного регистра б ус- тройчивого значени  байта записываемых в ПФУ данных.

Элемент задержки 55 обеспечивает за- держку сигнала с выхода элемента И 26 на врем , достаточное дл  установки на информационных входах буферного регистра 6 устойчивого значени  байта записываемых данных.

Элемент задер жки 56 задерживает по вление сигнала SELECf на выходе 72 устройства на врем , необходимое дл  установки кода номера активного ПФУ на выходной информационной шине 61.

Инвертор 57 предназначен дл  получени  инверсного значени  сигнала зан ти  ПФУ системной шины BUSY.

Инвертор 58 предназначен дл  получени  инвертированного значени  сигнала за- проса обслуживани  ПФУ REQUEST.

Рассмотрим работу устройства сопр жени . После включени  питани  системный модуль ЭВМ посылает на вход 63 устройства сигнал RESET положительной пол рности. Этот сигнал, пройд  через элемент ИЛИ-НЕ 37, будет выставлен на выхо- е 71 устройства в виде инверсного сигнала RESET, который поступает в ПФУ и устанавливает узлы в исходное состо ние. Длитель- ность сигнала должна быть не менее 25 мкс. Одновременно нулевой сигнал с выхода элемента ИЛ 1/1-Н Е 37 сбрасывает в нуль регистр 4 маски рожима, пройд  через элемент И 30, сбрасывает триггер 9 выбора

активного ПФУ, проинвертированный элементом ИЛИ 50, сбрасывает в нуль триггеры 10 и 11, пройд  через элемент И 28 и 31, сбрасывает в нуль триггеры 12 и 7 соответственно . После этого устройство готово к выполнению команд процессора ввода-вывода информации.

Процедура обращени  к ПФУ начинаетс  с чтени  из устройства байта состо ни . Эта фаза работы устройства состоит в следующем (см. временные диаграммы на фиг.З). Главный процессор выставл ет на адресный вход 60 устройства дес тирэзр д- ный адрес порта ввода-вывода с номером 321ie. Через определенное врем  (50 не) главный процессор выставл ет на устройства низкий уровень сигнала IOR, который настраивает шинный формирователь 1 на передачу информации от входов В к А, т.е. на считывание информации от входов В к А, т.е. на считывание информации из устройства в системную шину через вход-выход 59 устройства. Адресный код А 11.001000001 }i распредел етс  между элементами неполного адресного дешифратора следующим образом: разр ды 10, 9 и 6 поступают на входы элемента И 19, разр ды 8, 7, 5, 4 и 3 поступают на входы элемента ИЛИ-НЕ 38, разр ды 2 и 1 на информационный входы дешифратора 14. В результате на выходах элементов И 19 и ИЛИ-НЕ 38 по вл ютс  единичные сигналы , которые создают на выходе элемента И 20 единичный сигнал, чем откроют дешифратор 14 по управл ющему V-входу. В результате дешифрации двух младших разр дов адресного кода возбужденным окажетс  первый выход дешифратора 14. Единичный сигнал с этого выхода поступит на первый вход элемента И-НЕ 33. На второй вход элемента И-НЕ 33 поступит с выхода элемента ИЛИ-НЕ 40 при условии единичного сигнала AEN на выходе 66 устройства проинвертированный сигнал IOR. В результате элемент И-НЕ 33 выработает, нулевой действующий сигнал R321 STATUS считывани  байта состо ни  из 321 порта ввода-вывода. Этот сигнал пройдет через элемент ИЛИ-НЕ 39 и по входу ДЕ разрешит работу шинного формировател  1. В то же врем  этот сигнал разрешит передачу информации через шинный формирователь 3 и байт состо ни  считываетс  через шинные формирователи 3 и 1 в системную шину.

Главный процессор анализирует содержимое четвертого разр да BUSFREE байта состо ни . Если этот разр д имеет единичное значение, то устройство и ПФУ наход тс  в фазе свободной шины и можно

продолжать с ними процедуру инициализации ввода-вывода, В противном случае главный процессор, вы снив причину зан тости устройства и ПФУ, может либо ожидать их освобождени , либо произвести их программный сброс.

Фаза программного сброса осуществл етс  следующим образом (см. временные диаграммы на фиг.З). Центральный процессор выставл ет на адресный вход 60 устрой- ства адресный код порта ввода-вывода с номером 321 (он может и не сниматьс  после считывани  байта состо ни  и выставл тьс  через некоторое врем  на входе 65 устройства сигнал IOW). При этом на входе 64 присутствует единичный сигнал IOR, В результате шинный формирователь 1 настраиваетс  на передачу информации от входов А и В. Единичные сигналы, поступающие с первого входа дешифратора 14 и с выхода элемента ИЛИ-НЕ 27, формируют единичный сигнал W321RESET записи информации в 321 порт ввода-вывода на выходе элемента И 23. Этот сигнал, задержанный на элементе задержки 51 на врем , необходимое дл  переключени  шинных формирователей 1 и 3, поступает на синхровход триггера 8. Так как на входной информационной шине 59 присутствует нулева  информаци , то на выходе элемента ИЛИ-НЕ 36 будет присутствовать единичный сигнал, который по переднему фронту сигнала на синхровходе триггера 8 установит триггер 8 в единичное состо ние Единичный выходной сигнал триггера 8, проинвертированный элементом ИЛИ-НЕ 37, поступит на выход 71 устройства в качестве сигнала RESET v вызовет такиеже действи , как при сбросе устройства и ПФУ при выключении питани , Единичный сигнал с выхода триггера 8 откроет элемент И 18 и синхроимпульсы CLK главного процессора с периодом следовани  Т 250 не с входа 62 устройства будет поступать на счетный вход счетчика 15 через элемент И 18 По проше- ствии 100 импульсов CLK счетчик 15 выдаст импульс переполнени , который обнулит .счетчик 15 и триггер 8. При этом сигнал RESET с выхода 71 устройства будет сн т. Врем  действи  сигнала RESET будет со- ставл ть не менее 25 мкс

Дл  инициализации операции ввода- вывода при нахождении устройства и ПФУ в фазе свободной шины главный пооцес- сор проводит следующую процедуру.- выбор активного ПФУ. В этой фазе главный процессор посылает в системную шину команду: OUTAL, 322H (где AL - унитарный код номера ПФУ) Работа устройства в этой фазе иллюстрируетс  временными диаграмма ми на фиг.4.

На адресные входы 60 устройства вы ставл етс  адрес порта с номером При этом возбуждаетс  второй вход дешифратора 14. На информационную шину 59 выставл етс  унитарный код номера активного ПФУ. Через некоторое врем  (50 не) на входе 65 выставл етс  сигнал fOW, который в условии нулевого сигнала AEN инвертируетс  элементом ИЛИ-НЕ 41 и приводит к формированию на выходе элемента И 24 единичного сигнала W322SELECT, который , во-первых, создаст нулевой сигнал на выходе элемента ИЛИ-НЕ 39 и разрешит передачу информации через шинный формирователь 1 в направлении от А к В, которое определ етс  единичным сигналом IOR на Т-входе, во-вторых, с задержкой, определ емой элементом задержки 53 запишет унитарный код номера активного ПФУ в регистр 5 и, пройд  через элемент ИЛИ 44, разрешит считывание информации из регистра 5 через входную информационную шину 61. Задержанный сигнал W322SELECT своим передним фронтом установит триггер 9 в единичное состо ние. Единичный сигнал с выхода триггера 9 поступает на вход элемента ИЛИ-НЕ 43 устанавливает его в нулевое состо ние, снима  тем самым в четвертом разр де байта состо ни  сообщение BUSFREE о Фазе свободной шины, а через некоторое врем , определ емое элементом задержки 56, сформирует на выходе элемента И-НЕ 35 нулевой действующий сигнал SELECT на выходе 72 устройства, и поступит на второй вход элемента ИЛИ 44, удержива  регистр 5 в режиме считывани  информации по Е вход после сн ти  сигнала W322SELECT.

Прин в байт номера активного ПФУ, групповой контроллер, осуществив процедуру выбора, выставив на вход 73 устройства сигнал BUSY нулевой уровень которого через элемент И 30 сбросит триггер 9 в нуль, прекратит доступ кода активного ПФУ на входную шину 61 устройства Пройд  через инвертор 57, сигнал BUSY установит одноименный п тый разр д байта состо ни  в единицу и через элемент ИЛИ-НЕ 43 продолжит удержание четвертого разр да BUSFREE байта состо ни  в нулевом состо нии Примерно через 30 не после по влени  сигнала BUSY групповой контроллер выставл ет на вход 77 устройства сигнал С/Д (СОММА ND/DATA), указыва  на начало фазы команды.

Запись команды, как и обмен данными, может производитьс  устройством либо в режиме пр мого доступа к пам ти ПДП с

использованием контроллера ДМА, либо в режиме прерываний центрального процессора с использованием контроллера прерываний INT. Режим обмена может устанавливатьс  и мен тьс  в любое врем  путем записи в регистр 4 соответствующего двухразр дного кода маски. Дл  этого код маски в виде двух младших разр дов байта данных выставл етс  на вход 59 устройства, на шину адреса выставл етс  адресный код и подаетс  сигнал 10W. При этом элементом И 25 вырабатываетс  сигнал W323MASK, который с задержкой, определ емой элементом задержки 52, записывает код маски в регистр маски 4..

Рассмотрим процессор записи команды в ПФУ в режиме прерываний главного процессора INT (см. временные диаграммы фиг.З). После по влени  сигнала BUSY и сн ти  сигнала SELECT ПФУ выставл ет на входе 74 устройства нулевой сигнал REQUEST, запрашива  первый байт команды . Этот сигнал после инвертировани  элементом НЕ 58 устанавливает триггер запроса 12 в единичное состо ние. Единич- ный сигнал с выхода второго разр да INT регистра маски 4 удерживает открытым элемент И 29 и сигнал с пр мого выхода триггера 12, пройд  открытый элемент И 29 и элемент ИЛИ 49 поступит на выход 69 устройства в виде запроса прерывани  IRQ.

Контроллер прерываний, получив запрос IRQ, извещает об этом главный процессор , который запускает обработчик прерываний, командой INAL, 321H считывает байт состо ни  из устройства сопр жени  и определ ет, что устройство находитс  в фазе команды (2 разр д байта состо ни ). После этого главный процессор выдает ко- манды:

MOVAL, ХХН

OUTAL, 320H

где ХХН - адрес первого байта команды пам ти ЭВМ.

По команде OUTAL, 320H на входную информационную шину устройства 59 выставл етс  первый байт команды из регистра AL, а на адресную шину 60 выставл етс  адрес порта ввода-вшюда 320. Затем гене- рируетс  сигналом IOW В результате возбуждаетс  первый выход шифратора 14 и на выходе элемента И 21 по вл етс  сигнал W320 DATA, который, пройд  элемент задержи 54, элемент ИЛИ 45, поступит на вход разрешений записи в буферный регистр 6. Первый байт команды запишетс  в регистр 6. Сигнал W320 DATA через элемент ИЛИ 47 поступит на DE - вход регистра 6 и разрешит считывание информации с

его выходов на выходную шину 61 устройства , Одновременно сигнал с выхода ИЛИ 45 установит в единицу триггер 10, который буды удерживать в открытом состо нии ходы регистра 6 после сн ти  сигнала fOW и, следовательно, счетчика W320DATA. Одновременно сигнал W320DATA пройдет через элемент ИЛИ 46 и установит триггер 11 в единичное состо ние. С инверсного выхо- да гр иггера 11 сигнал подтверждени  ACKNO поступит на выход 75 устройства. Сигнал с выхода элемента ИЛИ 46, пройд  элемент И 28, сбросит триггер запроса 12, снима  тем самым запрос с выхода 69 устройства .

ПФУ, получив сигнал ACKNO, считывает с выходной шины устройства 61 первый байт команды и через некоторое врем  (v 450 не) снимает с входа 74 устройства сигнал REQUEST. При этомтриггеры 10 и 11 сбрасываютс  в нуль, закрыва  дл  чтени  буферный регистр 6 и снима  с выхода 75 устройства сигнал ACKNO. На этом цикле передачи первого байта команда завершаетс .

Через некоторое врем  (530 не) после сброса сигнала ACKNO ПФУ готово прин ть следующий байт команды. Оно вновь выставл ет на вход 74 устройства сигнал RETJUE T и цикл приема очередного байта команды повтор етс . После приема последнего байта команды ПФУ снимает сигнал С/Д со входа 77 устройства и устройство переходит в фазу выполнени  команды.

В этом режиме, если команда предусматривает обмен flaHj MH cjwcTjWHjpju iuM- ной, ПФУ сигналом 1/0(INPUT/OTTPUT)Ha входе 78 устройства определ ет направление обмена. При этом, если передача осуществл етс  от ПФУ к системной шине , то сигнал 1 /0 принимает нулевое значение , если от системной шины к ПФУ, то единичное.

Рассмотрим работу устройства сопр жени  в фазе обмена данными в режиме пр мого доступа к пам ти, когда единица записана в первый разр д регистра маски 4 (см. временные диаграммы на фиг.5).

В этом режиме обмен начинаетс  с ус- тановкиЛФУ на входе 74 устройства сигнала REQUEST. Этот сигнал, пройд  через инвертор 58, установит триггер запроса 12 в единичное значение. Сигнал запроса с выхода триггера 12 проходит через открытый элемент И 17 и поступает на выход устройства 70 а виде сигнала DRQ.

Получив сигнал DRQ, контроллер ДМА отвечает разрешением ПДП - сигналом ЬДСК. Затем в зависимости от направлени 

передачи данных контроллер ДМД выставл ет сигнал ЮРГлибо сигнал IOW

Сигнал DACK, пройд  через элемент ИЛИ-НЕ 42, инвертируетс  и открывает элементы И 26 и 1/1 27. С выхода элемента ИЛИ-НЕ 42 сигнал DACK поступает на вход элемента ИЛИ-НЕ 39 и разрешает работу шинного формировател  1. Если передача данных производитс  от системной шины к ПФУ, то сигнал IOW с входа 65 устройства инвертируетс  открытым элементом И 26 и, пройд  элемент задержки 55, элемент ИЛИ 45, разрешает запись информации в буферный регистр 6, а пройд  еще елемент 46, разрешает считывание информации с этого регистра и устанавливает триггер 11 в единичное состо ние, на входе 75 выставл етс  сигнал ACKNO. Единичный сигнал с выхода элемента ИЛИ 46 через элемент И 28 сбрасывает триггер запроса 12. ПФУ считывает информацию выставленную на инфог;мауионных входах 59 и снимает сигнал REQUEST, что приводит к сбросу триггеров 10 и 11. Цикл передачи байта информации на этом завершаетс  и ПФУ го- товитс  к приему следующего байта. При передаче информации от ПФУ в системную шину возбуждаетс  вход 64 устройства сигналом fOR. Нулевое значение этого сигнала , поступив на Т-вход шинного форми- ровател  1, настраивает его на передачу информации от входов В к А. Одновременно , пройд  через открытый элемент И 27, сигнал 10R через элемент ИЛИ 48 поступит на управл ющий DE-вход шинного форми- ровател  2 разрешит передачу информации с информационных входов ДВ 61 на входДУ 59 устройства. В то же врем  сигнал с выхода элемента ИЛИ 48 пройдет на вход элемента ИЛИ 46 и установит триггер 11 в единицу, создава  на выходе 75 устройства активный сигнал ACKNO подтверждени , через элемент И 38 сбросит триггер запроса 12 в нуль, снимет тем самым с выхода 70 устройства сигнал DRQ запроса к контрол- леру ДМА. Получив сигналы ACKNO, ПФУ передает через устройство байт данных и через некоторое врем  (450 не) снимает с входа 74 устройства сигнал REQUEST. Это приведет к сбросу триггеров 11 и 12. На этом цикл обмена байтом информации между ПФУ и системной шиной завершаетс .

Через некоторое врем  (при записи информации в ПФУ - 700/550 не, при считы- вании информации с ПФУ - 450/7&0 не) ПФУ готово к обмену следующим байтом информации и оно вновь выставл ет на вход 74 устройства сигнал REQUEST запроса на обмен и цикл обмена повтор етс .

После передачи и приема всех данных ПФУ завершает обмен данными передачей в системную шину байта состо ни  завершени  команды, При этом ПФУ выставл ет на входы 76, 77 и 78 системные сигналы MESSAGE, C/D и 1/0 и на входе 74 устройства - сигнал REQUEST. Байт состо ни  ПФУ считываетс  устройством в том же режиме , в котором велс  обмен данными дл  этого. По завершении передачи байта состо ни  ПФУ в режиме ПДП элемент И-И Л И 16 снимает со своего выхода единичный сигнал и на выходе элемента И-НЕ 32 по вл етс  фронт положительного сигнала, который установит триггер 7 в единичное состо ние, создава  на выходе 69 сигнал IRQ запроса программного прерывани  к системному модулю ЭВМ, извеща  его о завершении операции ввода-вывода. Завершенные операции в режиме ПДП может быть проведено по инициативе контроллера DMA подачей на вход 68 устройства сигнала Т/С передачи последнего байта. В этом случае триггер 7 также вырабатывает запрос программного прерывани  И, наконец , окончание операции может быть выполнено в любом режиме передачи данных по инициативе ПФУ сн тием сигнала BUSY с входа 73 устройства что также приведет к установке триггера 7 в единичное значение.

При получении запроса программного прерывани  IRQ с выхода 69 устройства главный процессор всегда считывает байт состо ни  устройства путем подачи команды INAL, 321 Н. При завершении операции по этой команде сигналом T&2T5TATUS триггер 7 сбрасываетс  в нуль С входов и выходов устройства снимаютс  все активные сигналы и оно переходит в фазу BUSFREE свободной шины.

Claims (1)

1. Формула изобретени  Устройство дл  сопр жени  магистрали ЭВМ с периферийными устройствами, включающее первый-третий шинные формирователи , первый регистр, первый триггер , два дешифратора, счетчик, элемент И-ИЛИ, шесть элементов И. два инвертора, причем перва  группа информационных входов-выходов первого шинного формировател   вл етс  группой входов-выходов устройства дл  подключени  к шине данных ЭВМ, втора  группа информационных входов-выходов подключена к группе информационных выходов второго шинного формировател , информационные входы которого  вл ютс  входами устройства дл  подключени  к шине данных периферийных устройств, выходы первого

   дешифратора подключены к входам третьего шинного формировател , первый выход первого регистра соединен с первым входом первого элемента И.отличающее- с   тем, что, с целью расширени  области применени  путем обеспечени  работы периферийных устройств в стандарте интерфейса SCSJ, в него введены второй и третий регистры, второй-шестой триггеры, седь- мой-п тнадцатый элементы И, четыре эле- мента И-НЕ, восемь элементов ИЛИ-НЕ, семь элементов ИЛИ и шесть элементов задержки , причем втора  группа информационных входов-выходов первого шинного формировател  подключена к информаци- онным входам первого-третьего регистров , к выходам третьего шинного формировател  и входам первого элемента ИЛИ-НЕ, выход которого подсоединен к информационному входу второго триггера, выход которого подключен к первым входам вторых элементов И и ИЛИ-НЕ, выход второго элемента ИЛИ-НЕ  вл етс  выходом устройства дл  подключени  к шине общего сброса периферийных устройств, второй вход второго элемента ИЛИ-НЕ подключен к входу устройства дл  подключени  к шине общего сброса ЭВМ, второй вход второго элемента И - к входу устройства дл  подключени  к шине синхронизации ЭВМ, вы- ход второго элемента И - к счетному входу счетчика, выход переполнени  которого подключен к своему входу сброса и к входу сброса второго триггера, информационные входы второго дешифратора  вл ютс  вхо- дами устройства дл  подключени  к шине адреса ЭВМ и подключены к входам третьих элементов И и ИЛИ-НЕ выходы которых подключены соответственно к первому и второму входам четвертого элемента И, вы- ход четвертого элемент а И - к управл ющему входу второго дешифратора, первый выход которого подключен к первым входам п того и шестого элементов И, второй выход второго дешифратора - к первым входам седьмого элемента И и второго элемента И-НЕ, третий выход второго дешифратора - к первому входу восьмого элемента И, четвертый выход - к первому входу дев того элемента И, выходы п того-дев того элементов И и второго элемента И-НЕ подключены с первого по шестой входам четвертого элемента VIЛ И-НЕ, выход которого подключен к первому управл ющему входу первого шинного формировател , второй управл ющий вход которого подключен к входу устройства дл  подключени  к шине Вывод ЭВМ, первые входы п того и шестого элементов ИЛИ-НЕ  вл ютс  входами устройства дл  подключени  к шинам запрета обращени  к портам ввода-вывода ЭВМ, вторые входы - соответственно к входам устройства дл  подключени  к шинам Вывод и Ввод ЭВМ, выход п тою элемента ИЛИ-НЕ - к вторым входам шестого элемента И и второго элемента И-НЕ, выход шестого элемента ИЛИ-НЕ - к вторым входам п того, седьмого-дев того элементов И, выход седьмого элемента И через первый элемент задержки - к синхровходу второго триггера, выход дев того элемента И через второй элемент задержки - к синхровходу первого регистра, выход восьмого элемента И через третий элемент задержки - к входу записи второго регистра, к синхровходу третьего триггера и первому входу первого элемента ИЛИ, выход п того элемента И через четвертый элемент задержки - к первому входу второго элемента ИЛИ, выход которого подсоединен к входу записи третьего регистра, к синхровходу четвертого триггера, к первым входам третьего и четвертого элементов ИЛИ, выход четвертого триггера - к второму входу четвертого элемента ИЛИ, выход которого подсоединен к входу считывани  третьего регистра, выходы второго и третьего регистров - к группе выходов устройства дл  подключени  к шине данных периферийных устройств, первый выход первого регистра - к первому и второму входам элемента И- ИЛИ, выход которого подключен к первому входу первого элемента И-НЕ, выход которого подключен к синхровходу первого триггера, второй инверсный выход первого регистра подключен к первому входу седьмого элемента ИЛИ-НЕ, второй вход которого - к входу устройства дл  подключени  к шине подтверждени  захвата системной шины каналом контроллера ДМА и ЭВМ. а выход - к седьмому входу четвертого элемента ИЛИ-НЕ, к первому входу третьего элемента И-НЕ и к пр мым входам дес того и одиннадцатого элементов И, инверсные входы которых подключены соответственно к входам устройства дл  подключени  к шинам Ввод и Вывод ЭВМ, выход дес того элемента И через п тый элемент задержки - к второму входу второго элемента ИЛИ, выход одиннадцатого элемента И через п тый элемент задержки - к второму входу второго элемента ИЛИ, выход одиннадцатого элемента И - к первому входу п того элемента ИЛИ, выход которого подсоединен к второму иходу третьего элемента ИЛИ и к первому управл ющему входу второго шинного формировател , второй вход п того элемента ИЛИ - к второму входу четвертого элемента ИЛИ-НЕ, выход третьего элемента ИЛИ - к инверсному входу

   двенадцатого элемента И и к синхровходу п того триггера, инверсный выход которого  вл етс  выходом устройства дл  подключени  к шине Подтверждени  ЭВМ. выход двенадцатого элемента И - к инверсному входу сброса шестого триггера, третий выход первого регистра - к первому входу тринадцатого элемента И, выход которого подключен к первому входу шестого элемента ИЛИ, выход шестого триггера - к вторым входам первого и тринадцатого элементов И, выходы первого элемента И и шестого элемента ИЛИ  вл ютс  соответственно выходами устройства дл  подключени  к шинам запроса на обслуживание каналом контроллера ДМА и запроса прерывани  к контроллеру прерывани  системного модул  ЭВМ, выход первого триггера - к второму входу шестого элемента ИЛИ, вход устройства дл  подключени  к шине зан ти  системной магистрали периферийных устройств - к первому входу четырнадцатого элемента И, а через первый инвертор к первому входу восьмого элемента ИЛИ- НЕ, к второму входу первого элемента И-НЕ и к шестому информационному входу третьего шинного формировател , выход восьмого элемента ИЛИ-НЕ- к п тому информационному входу третьего шинного формировател , второй вход третьего элемента И-НЕ - к входу устройства дл  подключени  к шине конца передачи данных в режиме ПДП ЭВМ, а выход к третьему входу первого элемента И-НЕ, выход второго элемента И-НЕ - к первому управл ющему входу третьего шинного формировател  и к первому входу п тнадцатого элемента И, выход которого подключен к инверсному входу сброса первого триггера,

   выход третьего триггера - к второму входу первого элемента ИЛИ, к первому входу и через шестой элемент задержки к второму входу четертого элемента И-НЕ, выход которого  вл етс  выходом устройства дл  подключени  к шине выбора периферийных устройств, выход первого элемента ИЛИ - к входу разрешени  чтени  второго регистра , выход третьего триггера - к второму входу восьмого элемента И, выход устройства дл  подключени  к шине запроса периферийных устройств - к пр мому входу седьмого элемента ИЛИ, а через второй инвертор к синхровходу шестого триггера и седьмому информационному входу третьего шинного формировател , выход второго элемента ИЛИ-НЕ - к инверсному входу сброса первого регистра, к инверсному входу седьмого элемента ИЛИ, к пр мому входу двенадцатого элемента И, к вторым входам четырнадцатого и п тнадцатого элементов И, выходы четырнадцатого элемента И и седьмого элемента ИЛИ - к входам сброса соответственно третьего-п того триггеров , входы устройства дл  подключени  к шинам идентификации состо ни  активного периферийного устройства подключены соответственно к первому-третьему входам первого дешифратора, первый и второй выходы которого подключены соответственно к вторым входам первого и второго элементов И, элемента И-ИЛИ, вторые управл ющие входы второго и третьего шинных формирователей - к шине нулевого потенциала устройства, информационные входы первого, третьего-шестого триггеров подключены к шине единичного потенциала устройства.

   т,-..

   250 не

   63

   64

   KtSET IOR

   65

   66

   IOW AEN,

   Входна  лини  сброса и начальной установки контроллеров устройства при включении питани 

   Входна  лини  чтени  портов ввода-вывода Активизируетс  в следующих случа хкогда процессор владеет системной шиной по командам

   ввоЈа-вывода (INT),

   в реииче пр мого доступа к пам ти (ПДП), когда управление передаетс  контроллеру ЛМД

   Входнач Лини  записи а порты ваода-выаода Активизируетс  в тех же случа х, когда и лини  J.OR

   бхолнэч лини  запрета адресации портов ввода-еыалда в режиме ПДП, когда контроллер ДМА адресует оперативную пам ть

   41

   I

   67

   68

   69 70

   DACK

   Т/С

   IRQ DRO

   Входна  линии подтверждени  захвата системной шины каналом контроллера ДНА. Испсльчуетс  устройством сопр жени  дл  разрешени  передачи информации в шину данных или приема ин юрнации из шины данных по запросу.

   Входна  лини  конца передачи данных в режиме ПДП. Активизируетс  при выполнении последнего цикла передачи данных по активному в данный момент каналу.

   Выходна  лини  запроса прерывани  к контроллрру прерываний системного модул .

   Выходна  лини  запроса на обслуживание каналом контроллера ДНА. Сигнал запроса должен поддерживатьс  активным до получени  сигнала подтверждени  захвата системной шины каналом контроллера ДНА-DACK,

   72

   73

   7 75

   76

   77

   SELECT

   BUSY

   REQVESt

   ACKNO

   MESSAGE

   C/D

   включении питани , либо программно, необходимо уделживать в активном состо нии не менее 25 икс.

   Выходна  лини  8 активном состо нии вызывает выбор контроллера , номер которого от 0 до 7 указываетс  унитарным кодом на выходе шины данных. Лини  должна удерживатьс  в активном состо нии до получени  сигнала по входной линии BUSY (э нчто)

   Входна  лини , активный сигнао в которой указывает, что ПФУ зан ло системную шину.

   Входна  лини  запроса, активизируетс  ПФУ и указывает на необходимость 8 проведении протокола Запрос/Подтверждение

   Выходна  лини  подтверждени . В активном состо нии указывает, что данные прин ты процессором или готовы дл  передачи в ПФУ. Получив этот сигнал, ГФУ снимает сигнал с линии REQVEST

   Входна  лини  сообцени . В активном состо нии указывает, что Последнир1 переданный байт был байтом состо ни  ПФУ по завершении выполнени  команды ввода-вывода. Вместе с этим flW активизирует линию дл  передачи байта состо ни , по завершении последнего выполнени  протокола Запрос/Подтверждение ПФУ снимает все интерфейсные сигналы и возвратитс  к состо ний окидани  в фазу свободной шины BUSPREE

   CONTROL/DATA. Входна  лини , по которой ПФУ указывает, кака  информаци  должна передаватьс : управл юща  информаци  или данные. Активное состо ние линии соответствует управл ющей информации.

   78

   I/O

   Т.ЧРОТ/ОУТРОТ. Входна  лини , котора  указывает в каком направлении передаетс  информаци . Активизаци  лини  показывает, что информаци  передаетс  от ПФУ о системную шину

   № разр да

   1 2

   3 4 5

   Устройство и ПФУ работают в фазе записи информации из системной

   шины в ПФУ Устройство и ПФУ работают в фазе считывани  информации из ПФУ в

   системную шину Устройство и ПФУ работают в фазе приема команды ввода-вывода

   Устройство и ПФУ работают в фазе чтени  байта состо ни  Фаза свободной шины, когда Ёсе сигналы интерфейса SCSI сн ты, устройство и ПФУ наход тс  в режиме ожидани  Устройство и ПФУ зан то обменом информации системной шиной ПФУ выставило запрос на обслуживание в виде требовани  на выполнение очередного цикла Запрос/Подтверждение Устройство и ПФУ выполн ет режим выдачи байта состо ни  по завершении выполн м ндь вво -вывода

   1751775

   42

   Продолжение та6л 1

   Т а б л и

   Т а б л и ц а 3

   Описание сообщени 

   «о«оS9

   tto

   Ы

   ТОО

   Шиг.Ј,

   N

   л а

   S Z 8 & f S

   в

   Јi

   u

   -C-x

   I

   ss л

   -OvU

    

   с г

   u

   v

   Фа г. 5