SU1434440A1 - Устройство дл сопр жени микропроцессора с периферийными устройствами - Google Patents

Abstract

Изобретение относитс  к цифровой вычислительной технике и может быть использовано в микропроцессорных система.х управлени  и обработки данных. Целью изобретени   вл етс  повышение быстродействи . Устройство содержит шинный формирователь 2 адреса, дешифратор 3 команд, i-e- нератор 4 тактовых сигналов, блок 5 асинхронной св зи. 1 з.п. ф-лы, 3 ил.

Description

Ч

«и

V)

::г о

5(

§- I

Ч

щ 

4

со

Изобретение относитс  к цифровой .вычислительной технике и может быть использовано в микропроцессорных системах управлени  и обработки данных.

Цель.изобретени  - повышение быстродействи  устройства.

На фиг. 1 представлена блок-схема предлагаемого устройства; на фиг. 2 - функциональна  схема блока асинхронной св зи; на фиг. 3 - временна  диаграмма работы устройства .

Устройство содержит (фиг. 1) интерфейсную магистраль 1, шинный формирователь 2 адреса, дешифратор 3 команд, генератор 4 тактовы.х сигналов. Блок 5 асинхронной св зи содержит (фиг. 2) триггеры 6-9, элемент И 10, элемент НЕ 11 и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 12.

Устройство работает следующим образом .

.При инициировании работы микропроцес- о)ра на нулевом выходе триггера б устанав- .шваетс  уровень логического нул , что приводит к сбросу триггеров 6-9. Таким обра- u).vi vcтpoйcтвo устанаштиваетс  в исходное состо )ие.

В начале каждого машинного цикла обращени  к пам ти или периферийным устройствам в такте TI микропроцессор выра- ог1ТЕ)1вает сигнал синхронизации СИНХР, который поступает на вход генератора 4 тактовых сигналов. В этом же такте на шины дан- Hhi.x D О -7 микропроцессора выдаетс  информаци  о состо нии микропроцессора (код слова состо ни ), а на шинах адреса Д-СО 15 устанавливаетс  код адреса, по KOTopo.viy происходит обрашение (фиг. 3).

По си|-налу строба слова состо ни  СТРБ с вы.хода генератора 4 тактовых сигналов код слова состо ни  фиксируетс  в регистре состо ни  дешифратора 3 команд.

( игнал синхронизации СИНХР юступа- ет также на синхровход триггера 7, в результате чего сигнал логической единицы с единичного выхода триггера 7 поступает на вход элемента И 10. При наличии сигнала разрешени  доступа к магистрали РДМ сигнал логической единицы с выхода элемента И 10 поступает на информационный вход TpHiTcpa 8. По спаду сигнала синхронизации Ф2 (ТТЛ) генератора 4 тактовых сигналов , поступающему через элемент НЕ 1 1 на синхровход триггера 8, на единичнс М выходе триггера 8 формируетс  активный С1пнал запроса доступа к магистрали ЗДМ, а с нулевого выхода триггера 8 сигнал логического нул  поступает на разрешающий вход шинного формировател  2 адреса, в результате чего адресные сигналы 15 микропроцессора подключаютс  к адресным шинам АДР интерфейсной магистрали 1. Пам ть или периферийное устройство, к которому произошло обрашение, в случае своей

0

5

0

5

0

5

0

5

0

5

готовности выставл ет сигнал ответа ОТВ, который поступает на вход готовности генератора 4 тактовых сигналов, в результате чего с выхода генератора 4 тактовых сигналов сигнал готовности ГТ поступает на вход готовности микропроцессора. Поэтому микропроцессор не входит в режим ожидани . Сигнал логической единицы с единичного выхода триггера 8 поступает на информационный вход триггера 9 и по сигналу синхронизации Ф2(ТТЛ), поступаюш.ему с выхода генератора 4 тактовых сигналов на синхровход триггера 9, с нулевого выхода триггера 9 сигнал логического нул  поступает на разрешающий вход дешифратора 3 команд, коммутиру  шину данных микропроцессора с информационными шинами ИНФ интерфейсной магистрали 1 и подключа  один из управл ющих сигналов, формирующихс  по коду слова состо ни  и сигналам приема ПР и выдачи ВД, к интерфейсной магистрали 1. По окончании действи  сигнала приема ПР или выдачи ВД с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12 сигнал логической единицы поступает на синхровход триггера б, в результате чего сигнал логического нул  с нулевого выхода триггера 6 поступает на входы сброса триггеров 6-9, снима  сигнал запроса доступа к магистрали ЭДМ и отключа  сигналы адреса данных и управлени , сформированные микропроцессором от интерфейсной магистрали 1.

Микропроцессор анализирует сигнал готовности ГТ, поступаюший с выхода генератора 4 тактовых сигналов по заднему фронту сигнала синхронизации Ф2. Если к этому вре.мени на вход готовности генератора 4 тактовых сигналов не поступил сигнал ответа ОТВ от устройства пам ти или периферийного устройства, к которому произошло обрашение, микропроцессор переходит в режим ожидани , в котором готовность анализируетс  в каждом последующем такте, до tex пор пока не будет получен сигнал ответа ОТВ. Вход микропроцессора в режи.м ожидани  происходит при работе с медленно действуюшими устройствами, которые сигнал ответа ОТВ выдают после прохождени  фазы Ф2 в такте Т2.

В случае, если микропроцессор производит обрашение к пам ти или периферийному устройству, а интерфейсна  магистраль зан та други.ми активными устройствам  (отсутствует сигнал разрешени  доступа к магистрали РДМ), то аналогично на вход генератора 4 тактовых сигналов не поступает сигнал ответа ОТВ и с выхода генератора 4 тактовых сигналов на вход готовности микропроцессора поступает сигнал неготовности . В этом случае .микропроцессор также входит в режим ожидани . Как только магистраль освобождаетс  (сигнал РДМ-1),

устройство устанавливает сигнал запроса доступа к магистрали ЗДМ и осуществл ет обмен по интерфейсной магистрали 1.

В предлагаемом устройстве формируетс  диаграмма обмена по интерфейсной магистрали 1, в которой управл ющие сигналы всегда вложены в адресные сигналы, что по- выщает помехоустойчивость. Диаграмма об мена по интерфейсной магистрали 1 (фиг. 3) приведена дл  случа , когда микропроцессор осуществл ет прием информации. Аналогична  диаграмма обмена будет и в случае , когда микропроцессор выдает информацию .

Предлагаемое устройство в отличие от прототипа занимает интерфейсную магистраль только на врем  цикла обмена, а в промежутках между циклами обращени  устройство осуществл ет отключение сигналов микропроцессора от интерфейсной магистрали, и в это врем  она может быть использована дл  передачи данных другими активными устройствами. Во врем  выполнени  внешним устройством цикла обмена микропроцессор может производить внутренние операции , св занные с обработкой данных, формированием адреса обращени  и др.

Если при обращении к интерфейсной магистрали со стороны микропроцессора оказываетс , что магистраль зан та другими активными устройствами, микропроцессор переходит в состо ние ожидани , аналогичное неготовности устройства, к которому произошло обращение. Как только магистраль освобождаетс , устройство осуществл ет обращение. Предлагаема  организаци  св зи микропроцессора с внещними устройствами и устройствами пам ти позвол ет в значительной степени повысить производительность микропроцессорных систем, содержащих несколько активных устройств.

Claims (2)

1. Устройство дл  сопр жени  микропроцессора с периферийными устройствами, содержащее шинный формирователь адреса, генератор тактовых сигналов, дешифратор команд, причем группа информационных входов шинного формировател  адреса образует группу входов устройства дл  подключени  к группе адресных выходов микропроцессора , перва  группа информационных входов-выходов дешифратора образует группу входов-выходов устройства дл  подключени  к группе информационных входов-выходов микропроцессора, первый, второй информационные входы дешифратора команд  вл ютс  входами устройства дл  подключени  соответственно к выходам приема и выдачи микропроцессора, первый и второй тактовые выходы и выход готовности генератора тактовых сигналов  вл ютс  выходами устрой0

5

ства дл  подключени  соответственно к первому , второму тактовым входам и входу готовности микропроцессора, группа информационных выходов шинного формировател  адреса образует группу выходов устройства дл  подключени  к группам адресных входов периферийных устройств, втора  гр уппа информационных входов-выходов дешифратора команд образует группу входов-выходов устройства дл  подключени  к группам

0 информационных входов-выходов периферийных устройств, первый, второй, третий, четвертый информационные выходы дешифратора команд  вл ютс  выходами устройства дл  подключени  соответственно к пер5 вому, второму входам чтени , первому, второму входам записи периферийных устройств, вход готовности генератора тактовых сигналов  вл етс  входом устройства д. о,ч- ключени  к выхода.м готовности пер.феп.чй- ных устройств, при этом третий т лтовый выход генератора тактовых сиг - алов соединен с третьим информационным вхо.чом дешифратора команд, отличающеес  тем, что, с целью, повышени  быстродействи , в него введен блок асинхронной св зи, причем синхровход генератора тактовых сигналов соехП.кнен с первым синхровходом блока асинхронной св зи и  вл етс  tixonoM устроко ва дл  подключени  к синхровходу микро ;ро- цессора, выход запроса и вход разрсьаен -;; блока асин.хронкой  нл к;гсн дом и входом yci-ройства дл  подключени  соответственно к входам ;-;aiipoca и .вы: одам размещени  периферийных устройсгв. up.-i этом разрешающие входы iiiiiHiio .x- ф - ровател  адреса и дешифратора команд сое динены соответственно с первым i; -п-оры-,-; разрешающими выходами блика ас;;ихрс-: ной св зи, первый, второй входы логического услови  и второй сипхровхол которо:-о соединены соответственно с первым, вторым информационными входами дешифр.-ггора

0 команд и четвертым тактовы.м выходом генератора тактовых сигналов.

2. Устройство по п. 1, отличающеес  тем, что блок асинхронной св зи содержит четыре триггера, элемент И, элемент НЕ. .

5 ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый и второй вхэды элемента ИСК. 1ЮЧАЮШ,ЕЕ ИЛИ  вл ютс  соответственно первым и вторым входами логического услови  блока, первый вход элемен 1а И  вл етс  входом

Q разрешени  блока, синхровхол :iepBoro триггера  вл етс  первым синхровходом блока, вход элемента НЕ соединен с синхровходом второго триггера и  вл етс  вторым сиихро входом блока, единичный выход третьего триггера соединен с информационным вхо5 дом второго триггера и  вл етс  выходом запроса блока, нулевые выходы третьего и второго триггеров  вл ютс  соответственно первым и вторым разрешающими выхо0

5

дами блока, при этом в блоке асинхронного обмена выход элемента ИСКЛЮЧАЮЩЕЕ .ИЛИ соединен с синхровходом четвертого триггера, нулевой выход которого соединен с нулевыми входами второго, третьего, четвертого триггеров и с нулевым входом первого триггера, единичный выход которого

соединен с вторым входом элемента И, выход которого соединен с информационным входом третьего триггера, синхровход которого соединен с выходом элемента НЕ, информационные входы первого и четвертого триггеров подключены к шине единичного потенциала устройства.

п

Фиг,, г

Т2

тз