SU1741128A1 - Device for multiplying with control - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при проектировании арифметических устройств универсальных и специализирован- - ных ЭВМ дл  умножени  нормализованных чисел. Цель изобретени  - расширение функциональных возможностей за счет обеспечени  входного контрол  множимого и множител  и повышени  надежности устройства в целом. Устройство состоит из умножител  нормализованных двоичных чисел и схем аппаратного контрол . Введение регистров контрольных разр дов множимого , множител  и результата, а также группы умножителей по модулю 3 и двух дополнительных блоков сравнени  позвол ет осуществл ть контроль выполнени  операции умножител  и контроль передач операндов и результата. 3 ил.The invention relates to computer technology and can be used in designing arithmetic devices of general-purpose and specialized computers for multiplying normalized numbers. The purpose of the invention is to expand the functionality by providing input control of the multiplicand and multiplier and increasing the reliability of the device as a whole. The device consists of a multiplier of normalized binary numbers and hardware control circuits. The introduction of the control bits of the multiplicand, multiplier and result, as well as the modular multiplier group 3 and two additional comparison blocks, allows control of the multiplier operation and control of the operand transmissions and the result. 3 il.

Description

Изобретение относитс  к вычислительной технике и предназначено дл  использовани  в быстродействующих цифровых арифметических устройствах дл  умножени  нормализованных чисел.The invention relates to computing and is intended for use in high-speed digital arithmetic to multiply normalized numbers.

Цель изобретени  - повышение надежности и расширение функциональных возможностей за счет обеспечени  входного контрол  множимого и множител .The purpose of the invention is to increase reliability and enhance functionality by providing input control of multiplicand and multiplier.

На фиг.1 представлена схема устройства дл  умножени  входным контролем операндов и контролем операции умножени ; на фиг.2 - конфигураци  блока формировани  частичных произведений, представл ющего собой матрицу элементов И (совокупность выходов каждой матрицы образует частичное произведение); на фиг.З - поле всех частичных произведений, расположенных в соответствии с их весом (дл  алгоритма умножени  со старших разр дов ), а также разбиение сомножителей на i секций, причем секци  1 содержит k разр дов , а секции с 2-й по i-ю состо т из I разр дов кажда .Figure 1 shows a device for multiplying the input control of operands and the control of the multiplication operation; Fig. 2 shows the configuration of a unit for forming partial products, which is a matrix of elements AND (the set of outputs of each matrix forms a partial product); in FIG. 3, the field of all partial products arranged according to their weight (for the multiplication algorithm from the higher bits), as well as the division of the factors into i sections, with section 1 containing k bits and sections 2 through i • consist of i bits each.

Устройство содержит регистры 1, 2 и 3 множимого, множител  и результата, при этом выходы регистров 1 и 2  вл ютс  входными шинами множимого и множител , регистры 4, 5 и б контрольных разр дов по модулю 3 множител , множимого и результата , блок 7 формировани  частичных произведений , блок суммировани , состо щий из сумматора 8, образующего на выходе двухр дный код суммы частичных произведений , и сумматора 9 с приведением переносов, включающего дополнительныеThe device contains registers 1, 2 and 3 multiplier, multiplier and result, while the outputs of registers 1 and 2 are the input buses of multiplier and multiplier, registers 4, 5 and b of the control bits modulo 3 multiplier, multiplier and result, block 7 forming partial products, the summation block, consisting of adder 8, which forms at the output a two-row code of the sum of partial products, and adder 9 with the bringing of hyphenations, including additional

VJ Vj

1ЧЭ 001CE 00

разр ды, элементы 10.1 - 10.i свертки по модулю 3 множимого, элементы 11,1 - 11.1 свертки модулю 3 множител ; умножители 12.1 - 12.1 по модулю 3, сумматор 13 по модулю 3 дл  получени  ожидаемой свертки результата, сумматор 14 по модулю 3 результата и элементы 15 - 17 сравнени  двухразр дных кодов.bits, elements 10.1 - 10.i convolutions modulo 3 multiplicable, elements 11.1 - 11.1 convolutions modulus 3 multipliers; multipliers 12.1 - 12.1 modulo 3, adder 13 modulo 3 to obtain the expected result convolution, adder 14 modulo 3 of the result and elements 15 - 17 comparing two-digit codes.

Выходы регистров 1 и 2 множимого и множител  подключены к входам блока 7 формировани  частичных произведений, выход которого соединен с входом блока суммировани , состо щего из сумматоров 8 и 9. Выход блока суммировани  св зан с входом регистра результата, выход которого  вл етс  выходной шиной результата. Выход блока суммировани , кроме того, соединен с входом сумматора 14 по модулю 3, а его выход соединен с первым входом блока 15 сравнени , второй вход которого подключен к выходу сумматора 13 по модулю 3. Выход блока 15 сравнени   вл етс  выходной шиной контрол  результата. Выходы регистров 4 и 5 контрольных разр дов множимого и множител  соединены с первыми входами блоков 16 и 17 сравнени  соответственно, вторые входы которых подключены к выходам элементов 10.1 и 11.1 свертки по модулю 3 соответственно. Выходы блоков 16 и 17  вл ютс  выходными шинами контрол  множимого и множител . Выходы групп разр дов с 1-го по i-й регистра 1 множимого соединены с первыми входами элементов 10,1 - 10,i свертки по модулю 3 соответственно, а вторые входы элементов 10.1 - 10(1-1) соединены с выходами элементов 10.2 - 10.1. Выходы элементов 10.1 - 10.i соединены с первыми входами умножителей 12.1 - 12.1 по модулю 3. Первый вход элемента 11.1 свертки, по модулю 3 соединен с выходом первой группы разр дов регистра 2 множител , входы элементов 11.2-11.1 соединены с выходами соответствующих групп разр дов регистраThe outputs of multiplier and multiplier registers 1 and 2 are connected to the inputs of the partial product formation unit 7, the output of which is connected to the input of the summation unit consisting of adders 8 and 9. The output of the summation unit is connected to the input of the result register, the output of which is the output bus of the result . The output of the summation unit is also connected to the input of the adder 14 modulo 3, and its output is connected to the first input of the comparator unit 15, the second input of which is connected to the output of the adder 13 modulo 3. The output of the comparator unit 15 is the output control result bus. The outputs of registers 4 and 5 of the control bits of the multiplicand and multiplier are connected to the first inputs of the comparison blocks 16 and 17, respectively, the second inputs of which are connected to the outputs of the elements of 10.1 and 11.1 convolution modulo 3, respectively. The outputs of blocks 16 and 17 are output multiplier and multiplier control buses. The outputs of the groups of bits from the 1st to the i-th register 1 of the multiplicand are connected to the first inputs of elements 10.1 - 10, i convolution modulo 3, respectively, and the second inputs of elements 10.1 - 10 (1-1) are connected to the outputs of elements 10.2 - 10.1. The outputs of elements 10.1 - 10.i are connected to the first inputs of multipliers 12.1 - 12.1 modulo 3. The first input of convolution element 11.1, modulo 3 is connected to the output of the first group of bits of register 2 multiplier, the inputs of elements 11.2-11.1 are connected to the outputs of the corresponding groups of bits Dov register

2.Выходы элементов 11.2-11.1 соединены с соответствующими входами элемента 11.1. Выходы элементов 11.1-11.1 соединены со вторыми входами умножителей 12.1 - 12.1, выход которых подключены к соответствующим входам сумматора 13 по модулю2. The outputs of elements 11.2-11.1 are connected to the corresponding inputs of element 11.1. The outputs of the elements 11.1-11.1 connected to the second inputs of the multipliers 12.1 - 12.1, the output of which is connected to the corresponding inputs of the adder 13 modulo

3.Выход дополнительных разр дов блока суммировани  подключен к (1+1)-му входу сумматора 13. Выход сумматора 14 по модулю 3 через регистр 6 контрольных разр дов результата соединен с выходной шиной контрольных разр дов результата.3. The output of additional bits of the summation unit is connected to the (1 + 1) th input of the adder 13. Modulator 3 output of the adder 14 through the register of 6 control bits of the result is connected to the output bus of the control bits of the result.

Устройство предназначено дл  умножени  двух n-разр дных нормализованных чисел без знака с расположением двоичной точки слева от старшего разр да. Произведение имеет ту же разр дность п, что и сомножители . Разр ды результата, выход щие из разр дной сетки вправо, отбрасываютс .The device is intended to multiply two n-bit normalized unsigned numbers with the location of the binary point to the left of the most significant digit. The product has the same size as the factors. Result bits that go out of the bit grid to the right are discarded.

Множимое и множитель поступают наMultiplier and multiplier arrive at

регистры 1 и 2 соответственно . Их контрольные коды, представл ющие собой свертки по модулю 3 множимого и множител  и образованные в устройстве, посылающем сомножители в устройство дл  умножени , принимаютс  на регистры 4 и 5. С выходов регистров 1 и 2 множимое и множитель подаютс  в блок образовани  частичных произведений на входы матрицыregisters 1 and 2 respectively. Their control codes, which are convolutions modulo 3 multiplicand and multipliers and formed in the device, sending factors to the multiplication device, are taken to registers 4 and 5. From the outputs of registers 1 and 2, the multiplicand and multiplier are fed to the unit of formation of partial products to the inputs matrices

элементов И, котора  образует частичные произведени , подключаемые далее в соответствии с их весом к входам блока суммировани . С выхода блока суммировани  результат умножени  передаетс  на регистр 3 результата, при этом дополнительные разр ды на регистр результата не поступают, а подаютс  на (1+1)-й вход сумматора 13 по модулю 3.elements And, which forms a partial product, connected further in accordance with their weight to the inputs of the summation block. From the output of the summation block, the result of the multiplication is transmitted to the result register 3, while no additional bits are sent to the result register, but fed to the (1 + 1) -th input of the adder 13 modulo 3.

Матрица элементов И блока 7 формировани  частичных произведений дл  получени  полного произведени  должна была бы содержать пхп элементов И. Известно, что дл  получени  n-разр дного результатаThe matrix of elements And block 7 of the formation of partial products to obtain a complete product would have to contain php elements I. It is known that to obtain an n-bit result

можно отбросить часть элементов И, которые образуют разр ды частичных произведений с весом, меньшим веса разр да с номером m n. Разр ды от (п+1) до m  вл ютс  дополнительным, обеспечивающимиIt is possible to discard a part of the elements AND, which form the bits of partial products with a weight less than the weight of the discharge with the number m n. The bits from (n + 1) to m are optional, providing

необходимую точность умножени . Их количество зависит от п.required accuracy of multiplication. Their number depends on p.

На фиг.З множимое обозначено через А, множитель - через В. Оба сомножител  разбиваютс  на i групп разр дов. Группы с 2-йIn FIG. 3, the multiplicand is denoted by A, and the multiplier by B. Both factors are divided into i groups of bits. Groups from the 2nd

по i-ю имеют одинаковую разр дность I, перва  группа имеет разр дность k I + m - п. Такое разбиение позвол ет образовать в поле частичных произведений зигзагообразную линию, справа от которой расположена отбрасываема  часть этого пол  (фиг.З). Все отбрасываемые разр ды имеют вес, меньший, чем у разр да с номером т, т.е. условие сохранени  точности результата соблюдаетс .i-th have the same bit size I, the first group has the size of k I + m - n. Such a partition allows forming a zigzag line in the field of partial products, to the right of which the rejected part of this field is located (Fig. 3). All discarded bits have a weight less than that of the discharge with number t, i.e. the condition of preserving the accuracy of the result is observed.

Отбрасываема  часть представл ет собой совокупность (И) параллелограммов, обозначенных Pi, Р2,...Рм. Численное значение каждого параллелограмма - суммаThe drop part is a collection (I) of parallelograms denoted by Pi, P2, ... PM. The numerical value of each parallelogram is the sum

кодов, заключенных внутри него - равно произведению групп разр дов сомножителей , образующих его стороны. Например, Pi Ai 62, Рг раено произведению кода, составленного из АИ и AJ, на Вз, и т.д.codes enclosed within it are equal to the product of groups of bits of factors that make up its sides. For example, Pi Ai 62, Prg is the product of a code composed of AI and AJ, on Bur, etc.

Численное значение всей отбрасываемой части Роч представл ет собой сумму численных значений параллелограммов:The numerical value of the entire Roch drop part is the sum of the parallelogram numerical values:

Po4 AiB2+C(Ai-i, Ai) -Вз +Po4 AiB2 + C (Ai-i, Ai) -B3 +

+ С(А2, АЗ....АО -Bi.(1)+ C (A2, AZ .... AO-Bi. (1)

где С - функци  сцеплени  кодовых отрезков , перечисленных в скобках.where C is the function of concatenation of the code segments listed in brackets.

Выражение дл  результата Р на выходе устройства с учетом (1), а также величины Рд, определ емой отбрасыванием дополнительных разр дов с выхода блока суммировани , имеет вид:The expression for the result P at the output of the device, taking into account (1), as well as the value of Pd, determined by dropping additional bits from the output of the summation block, has the form:

Р А-В-АгВ2-С(Аи), АгВз- -C(Ai, А2....А|)-В|-РДP A-B-AgB2-C (Ai), AgVz- -C (Ai, A2 .... A |) -B | -RD

Следовательно, дл  ожидаемой свертки результата OR (P) справедлива формула:Therefore, for the expected convolution of the OR (P) result, the formula is:

OR(P) R(A)-R(B) - R(Ai)-R(B2) - (A|-1, (B3) - (Ai- A2,...Ai) xOR (P) R (A) -R (B) - R (Ai) -R (B2) - (A | -1, (B3) - (Ai A2, ... Ai) x

x R(B,) - R(Pfl).(2)x R (B,) - R (Pfl). (2)

где R функци  свертки по модулю 3 (все действи  выполн ютс  также по модулю 3).where R is a convolution function modulo 3 (all actions are also performed modulo 3).

Формула (2)  вл етс  основной дл  построени  схем контрол  операции умножени . Значени  сверток R(A), R(A2),...(A2, Аз,...А|) образуютс  на выходах элементов 10.1, 10,2,...10.1 соответственно (фиг.1). Значени  сверток R(B), R(B2),...R(Bi) образуютс  на выходах элементов 11.1,11.211.1. Значени  попарных произведений из формулы (2) образуютс  на выходах умножителей 12.1 - 12.1.Formula (2) is the basis for building multiplication control circuits. The values of the convolutions R (A), R (A2), ... (A2, Az, ... A |) are formed at the outputs of elements 10.1, 10.2, ... 10.1, respectively (Fig. 1). The values of the convolutions R (B), R (B2), ... R (Bi) are formed at the outputs of the elements 11.1,11.211.1. The values of the pairwise products from formula (2) are formed at the outputs of the multipliers 12.1 - 12.1.

Каждый умножитель по модулю 3 состоит из двух схем 2И-2ИЛИ, реализующих булевы выражени :Each modulo modulo 3 consists of two 2I-2ILI schemes that implement Boolean expressions:

xi ai-Ьг + 32 bi; Х2 ai 32 + bi -b2,xi ai-bh + 32 bi; X2 ai 32 + bi-b2,

где xi, X2 - разр ды результата умножени  по модулю 3,where xi, X2 are bits of the result of multiplication modulo 3,

ai, 32 и bi, b2 - перемножаемые коды.ai, 32 and bi, b2 are multiplied codes.

Эти выражени  получены из рассмотрени  всех допустимых сочетаний ач, 32, bi и Ь2 и соответствующих им значений xi и Х2.These expressions are derived from the consideration of all valid combinations of ah, 32, bi, and b2 and their corresponding values of xi and x2.

Значение ожидаемой свертки результата ОР(Р)формируетс  на выходе сумматора 13 по модулю 3. При этом коды с выходов умножителей 12.2 - 12.1, а также код дополнительных разр дов с выхода сумматора 9, подаютс  на входы сумматора 13 с инверсией , что соответствует их вычитанию изThe value of the expected convolution of the result of the OP (P) is generated at the output of the adder 13 modulo 3. The codes from the outputs of the multipliers 12.2 to 12.1, as well as the code of additional bits from the output of the adder 9, are fed to the inputs of the adder 13 with inversion, which corresponds to their subtraction of

кода с выхода умножител  12.1, поступающего без инверсии.code from the output of the multiplier 12.1, arriving without inversion.

На элементе 16 сравнени  производитс  сравнение кодов с выходов элемента 10.1At comparison element 16, a comparison is made of the codes from the outputs of element 10.1.

и регистра 4, а на элементе 17 сравнени  - кодов с выходов элемента 11.1 и регистра 5. Сигналы с выходов элементов 16 и 17  вл ютс  сигналами входного контрол  множимого и множител .and register 4, and on comparison element 17, codes from the outputs of element 11.1 and register 5. The signals from the outputs of elements 16 and 17 are signals of the input control of multiplicand and multiplier.

0 На элементе 14 свертки по модулю 3 формируютс  контрольные разр ды результата , которые сравниваютс  на элементе 15 с кодом с выхода сумматора 13. Сигнал с выхода элемента 15  вл етс  сигналом кон5 трол  умножени .0 On the convolution element 14 of modulo 3, the check bits of the result are formed, which are compared on the element 15 with the code from the output of the adder 13. The signal from the output of element 15 is the signal of control of multiplication.

Таким образом, схемы контрол  устройства выполн ют две функции: контроль передач (входной контроль операндов и формирование контрольныхThus, the device control circuits perform two functions: transfer control (input control of operands and generation of control

0 разр дов результата) и контроль операции умножени .0 bits of the result) and control of the multiply operation.

Введение схем контрол  в устройство дл  умножени  позвол ет фиксировать сбой в момент его возникновени , В результатеThe introduction of control circuits into the multiplier allows the failure to be fixed at the moment of its occurrence. As a result

5 экономитс  врем , затрачиваемое при применении программных средств контрол  вычислений. Кроме того, схемы контрол  локализуют неисправность, облегча  ее поиск и устранение.5 saves time spent using computational control software. In addition, the control circuit localizes the fault, making it easier to find and eliminate.

Claims (1)

0 Формула изобретени 0 claims Устройство дл  умножени  с контролем содержащее регистры множител , мно.чи мого и результата, блок формировани  частичных произведений, блок суммировани ,A device for multiplying with a control containing registers of a multiplier, a multiplier and a result, a block of formation of partial products, a block of summation, 5 две группы элементов свертки по модулю три, два сумматора по модулю три и первый блок сравнени , выход которого соединен с выходом контрол  результата устройства, входы множимого и множител  которого5 two groups of elements of convolution modulo three, two modulo-three adders and the first comparison block, the output of which is connected to the output of the control result of the device, the inputs of the multiplicand and the multiplier of which 0 соединены соответственно с входами регистров множимого и множител , выходы бло ка формировани  частичных произведений соединены с входами соответствующих весов блока суммировани , группа выходов0 are connected respectively to the inputs of the multiplier and multiplier registers, the outputs of the block of formation of partial products are connected to the inputs of the corresponding weights of the summation unit, the group of outputs 5 которого соединена с входом регистра результата , выход которого соединен с выходом результата устройства, первый м второй входы первого блока сравнени  соединены соответственно с выходами первого и вто0 роге сумматоров по модулю три, отличающеес  тем, что, с целью расширени  функциональных возможностей за счет обеспечени  входного контрол  множимого и множител  и повышени  надежности уст5 ройства в целом, в него введены регистры контрольных разр дов множимого, множител  и результата, второй и третий блоки сравнени  и группа умножителей по модулю три, блок формировани  частичных произведений выполнен в виде усеченной матрицы элементов И, общее количество которых5 which is connected to the input of the result register, the output of which is connected to the output of the result of the device, the first and second inputs of the first comparison unit are connected respectively to the outputs of the first and second modulo three adders, characterized in that, in order to extend the functionality monitoring the multiplier and multiplier and increasing the reliability of the device as a whole; registers of control bits of the multiplier, multiplier and result are entered into it, the second and third comparison blocks and the group multiply lei modulo three, the block of the formation of partial products made in the form of a truncated matrix of elements And, the total number of which I - 1 N П2 . |2 (где п - разр дность сомноI - 1 N P2. | 2 (where n is the resolution of the somno жителей; i - количество групп разбиени  разр дов множимого и множител ; к, I количество разр дов в соответствующей группе разр дов), причем выход J-ro разр да регистра множимого соединен с первыми входами (n-l(i-D)-x элементов И J-ro столбца матрицы блока формировани  частичных произведений (Мп). выход J-roresidents; i is the number of splitting groups of multiplier and multiplier bits; k, I is the number of bits in the corresponding group of bits), with the output J-ro of the register of the multiplicand connected to the first inputs (nl (iD) -x elements AND J-ro column of the matrix of the formation unit of partial products (Mn). output J -ro разр да множител  соединен с вторыми входами (n-l(H)-x элементов И j-й строки матрицы блока формировани  частичных произведений (| - 1 дл  j - 1-k; i (НО/1 + 2 дл  J к+1 - n; k, I - целые числа, деление производитс  нацело), выходы всех элементов И матрицы соединены с выходами блока формировани  частичных произведении, выходы умножителей по модулю три группы соединены с соответствующими i входами первого сумматора по модулю три, (i+lj-и вход которого соединен с выходом блока суммировани , группа выходов которого соединена с соответствующими входами второго сумматора по модулю три, выход которого соединен с входом регистра контрольного кода результата, выход которого соединен с выходом контрольного кода результата устройства, входы контрольных кодов множимого и множител  которого соединены соответственно с входами региL::rthe bit of the multiplier is connected to the second inputs (nl (H) -x elements) And the j-th row of the matrix of the block of formation of partial products (| - 1 for j - 1-k; i (HO / 1 + 2 for J к + 1 - n ; k, I - integers, division is performed entirely), the outputs of all elements And the matrix are connected to the outputs of the partial product formation block, the outputs of the multipliers modulo three groups are connected to the corresponding i inputs of the first modulo-three adder, (i + lj and input which is connected to the output of the summation unit, the group of outputs of which is connected to the corresponding inputs of the second mmatora modulo three, whose output is connected to an input of a control result code register, whose output is connected to the control code output result of the device control codes inputs the multiplicand and the multiplier are connected respectively to the inputs regiL :: r 00 1515 2Q 252Q 25 30thirty стров контрольных кодов множимого и множител , выходы которых соединены соответственно с первыми входами второго и третьего блоков сравнени , выходы которых соединены соответственно с выходами контрол  множимого и множител  устройства, а вторые входы - соответственно с выходами первых элементов свертки по модулю три первой и второй групп, вход 1-го элемента свертки по модулю три первой группы соединен выходом 1-й группы разр дов регистра множимого, выход р-й группы разр дов которого соединен с первым входом р-го элемента свертки по модулю три первой группы (р 1 ,...1-1), второй вход которого соединен с выходом (р+1)-го элемента свертки по модулю три первой группы, выходы с первого по i-й элементов свертки по модулю три соединены с первыми входами соответствующих умножителей по модулю три группы, вторые входы которых соединены соответственно с выходами с первого по i-й элементов свертки по модулю три второй группы, первый вход первого элемента свертки по модулю три второй группы соединен с выходом первой группы разр дов регистра множител , выход (р+1)-й группы разр дов которого соединен с входом (р+1)- го элемента свертки по модулю три второй группы, выход которого соединен соответственно с (р+1)-м входом первого элемента свертки по модулю три второй группы.lines of control codes multiplicable and multiplier, the outputs of which are connected respectively to the first inputs of the second and third comparison blocks, the outputs of which are connected respectively to the outputs of the control of multiplicable and multiplier devices, and the second inputs - respectively to the outputs of the first convolution elements modulo three of the first and second groups, the input of the 1st convolution element modulo three of the first group is connected to the output of the 1st group of bits of the multiplicable register, the output of the p-th group of bits of which is connected to the first input of the p-th convolution element mod the first three groups (p 1, ... 1-1), the second input of which is connected to the output of the (p + 1) -th convolution element modulo three of the first group, the outputs from the first to the i-th convolution element modulo three are connected with the first inputs of the corresponding multipliers modulo three groups, the second inputs of which are connected respectively to the outputs from the first to the i-th convolution element modulo three second groups, the first input of the first convolution element modulo three second groups connected to the output of the first group of bits of the register multiplier , output (p + 1) -th group of bits of which connected to the input (p + 1) of the convolution element modulo three second groups, the output of which is connected respectively to the (p + 1) input of the first convolution element modulo three second groups. 4four Т ТT T Фиг1Fig1 У 2 32 3 - - kk t.t. ҐOhno тt ҐOhno тt тt тt тt г-g- ff ff ҐOhno тt tt tt ҐOhno тt ГR ff тt ҐOhno v ф фv f f /7/ 7 ТT ТT ЈVЈVЈVЈV /7/ 7 ff ff тt тt тt 1one ff tt EE ff тt 7Й7th ff ff tt TTTT тt фиг. 2FIG. 2 /4( мхом/иге)/ 4 (moss / yoke) II i i $i-i$ i-i ptse.3ptse.3 Ji-1 JiJi-1 ji