SU763897A1 - Multiplier - Google Patents

Description

1one

Изобретение относитс  к области вычислительной техники и может быть использовано при разработке быстродействукицих устройств дл  умножени  чисел в любой позиционной системе счислени , удобных дл  изготовлени  в составе больших интегральных схем (БИС).The invention relates to the field of computer technology and can be used in the development of high-speed devices for multiplying numbers in any positional number system that is convenient for manufacturing as part of large integrated circuits (LSI).

Известно устройство дл  умножени  чисел 1}, содержащее регистры множимого и множител , сумматор частичных произведений, цепи сдвига на оДин разр д в регистре множител  и в сулалаторе частичных произведений, блок управлени , выходы которого соединены с ynpasiл ющими входами сумматора частичных произведений, регистров множимого и множител .A device for multiplying the numbers 1} is known, which contains multiplicative and multiplier registers, a partial product adder, a shift circuit for a single bit in the multiplier register and a partial product master, the control unit whose outputs are connected to the multiplexing inputs of the partial product multiplier and multiplier registers. multiplier

Недостатком известного устройства  вл етс  его низкое быстродействие , так как в каждом такте работы устройства обрабатываетс  только одна двоична  цифра (разр д) множител  .A disadvantage of the known device is its low speed, since only one binary digit (bit) of the multiplier is processed in each device operation cycle.

Наиболее близким к изобретению аналогом  вл етс  устройство,дл  умножени , содержащее регистры мно1Жимого и множител , накапливающийThe closest analogue to the invention is a multiplier, containing multiply and multiplier registers, accumulating

22

сумматор, п одноразр дных узлов умножени  (п - разр дность множимого ) , п-разр дный комбинационный сумматор и блок управлени , причем входы одноразр дных узлов умножени  соединены с выходами соответствующих разр дов регистра 1«шожимого и с выходом первого разр да регистра множител , а выходы an adder, p one-bit multiplication nodes (n is a multiplicand), a n-bit combinational adder and a control unit, with the inputs of the one-digit multiplying nodes connected to the outputs of the corresponding bits of the 1 "register and the multiplier of the first bit of the register, and exits

10 соединены со входами комбинационного сумматора, выходы которого подключены ко входам накапливающего cyNwaTOpa, а выходы блока управлени  подключены к управл ющим 10 are connected to the inputs of the combinational adder, the outputs of which are connected to the inputs of the accumulating cyNwaTOpa, and the outputs of the control unit are connected to the control

15 входам регистров множимого и множител  и накапливающего сумматора U:.15 inputs of the multiplier and multiplier registers and accumulator adder U :.

Это устройство может производит 20 перемножение двух чисел в любойThis device can produces a 20 multiplication of two numbers in any

системе счислени  с основанием N 72. ОсобЬ1й интерес представл ет умножение чисел в двоичнокодированной . системе с основанием , где 25 каждь) разр д операнда представл , етс  совокупностью k двоичных разр дов .number system with base N 72. Of particular interest is the multiplication of numbers in binary-coded. a system with a base, where each 25 bits of the operand is represented by a set of k binary bits.

Недостатком этого устройства  вл етс  недостаточное быстродействие, определ емое, в частности.A disadvantage of this device is the insufficient speed, which is determined in particular.

быстродействием n-разр дного комбинационного сумматора.the speed of the n-bit combination combiner.

Целью изобретени   вл етс  повышение быстродействи .The aim of the invention is to increase speed.

Дл  достижени  поставленной цели устройство дл  умножени , содержащее регистры множимого и множител , накапливающий сумматор, n одноразр дных узлов умножени  (п-разр дность множимого), n одноразр дных сумматоров и блок управлени , выходы которого соединены с управл ющими входами регистров и накапливающего сумматора, первый вход каждого одноразр дного узла умножени  соединен с выходом соответствующего разр да регистра множимого, а второй вход - с выходом первого разр да регистра множител , первый выход i-ro одноразр дного узла умножени  (,..., n) соединен с первым входом соответствующего одноразр дного сумматора, второй вход которого подключен ко второму выходу (1+1)-го одноразр дного узла умножени , второй выход первого одноразр дного узла умножени  соединен со входом младшего разр да накапливающего сумматора, входы остальных разр дов которого подключены к выходам одноразр дных сумматоров , содержит n узлов запоминани  переноса, вход каждого из которых подключен к выходу переноса соответствующего одноразр дного сумматора, а выход - со входом переноса этого же одноразр дного сумматора, управл ющие входы узлов запоминани  переноса соединены с одним из выходов блока управлени .To achieve this goal, a multiplying device containing multiplier and multiplier registers, accumulating adder, n one-digit multiplication units (n-multiplicative multiplier), n one-bit adders and control unit, whose outputs are connected to the control inputs of registers and accumulating adder, the first input of each one-bit multiplication node is connected to the output of the corresponding digit register of the multiplicand, and the second input - with the output of the first digit register of the multiplier, the first output of the i-ro single-bit node multiply nor (, ..., n) is connected to the first input of the corresponding one-bit adder, the second input of which is connected to the second output of the (1 + 1) -th one-digit multiplication unit, the second output of the first one-digit multiplication unit is connected to the lower-order input the accumulating adder, the inputs of the remaining bits of which are connected to the outputs of one-bit adders, contains n transfer memory nodes, the input of each of which is connected to the transfer output of the corresponding one-bit adder, and the output with the transfer input of the same one a discharge adder, the control inputs of the transfer memory units are connected to one of the outputs of the control unit.

На чертеже приведена структурна  схема быстродействующего устройства дл  умножени  чисел.The drawing shows a block diagram of a high-speed device for multiplying numbers.

Числа представленыв в двоичнокодированной системе счислени  с основанием N 2, т.е. каждый разр д множимого и множител  закодирован с помощью k двоичных разр дов.The numbers are represented in a binary-coded number system with base N 2, i.e. each bit of the multiplicand multiplier is encoded with k binary bits.

Устройство содержит т-разр дные двоичные регистры 1, 2 соот етственно множимого и множител  (где ( m-fk)-разр дный накапливакиций сумматор 3, цепи однотактного сдвига на k разр дов в регистре 2 и в сумматоре 3 (на чертеже не показаны), блок 4 управлени , выходы которого соединены с управл к цими -входами накапливаквдего сумматора 3 произведений , регистров 1, 2 соответствено множимого и множител , n узлов одноразр дного умножени  5 (k-разр дного двоичного умножени ), n одноразр дных сумматоров 6 (в данном случае - k-разр дных двоичных сумматоров ) , причем первый вход 1-го узла умножени  5 (,. ..,п) соединен с шиной 7 значени  k младших двоичных разр дов регистра множител 2, второй вход соединен с шиной 8 зчени  соответствующих k двоичных рар дов регистра множимого 1, а его вход 9 значени  k старших двоичных разр дов произведени  соединен с первым входом соответствующего сумматора 6, второй вход которогоThe device contains t-bit binary registers 1, 2, respectively, of the multiplicand and multiplier (where (m-fk) is the accumulative discharge accumulator 3, single-offset shift circuit by k bits in register 2 and adder 3 (not shown in the drawing) , control unit 4, the outputs of which are connected to controllers with tsimi inputs of accumulator of a totalizer of 3 products, registers 1, 2, respectively, multiplicand and multiplier, n nodes of one bit multiplication 5 (k-bit binary multiplication), n one-bit adders 6 ( in this case - k-bit binary adders), n The first input of the 1st multiplication node 5 (,. .., p) is connected to bus 7 of the value of the k lower binary bits of the multiplier 2 register, the second input is connected to bus 8 of the corresponding k binary digits of the register of multiplicand 1, and its input The 9 values of the k higher-order binary bits of the product are connected to the first input of the corresponding adder 6, the second input of which

соединен с выходом 10 значени  k младших двоичных разр дов произведени  (i+l)-ro узла умножени  5, а вход переноса соединен с выходом i-ro узла запоминани  переноса 11, вход которого соединен с выходомconnected to the output 10 of the k value of the lower binary bits of the product (i + l) -ro of the multiplication node 5, and the transfer input is connected to the output of the i-transfer transfer memory node 11, the input of which is connected to the output

12значени  переноса сумматора 6, а управл ющий вход соединен с выходом блока управлени  4, выход12 transfer values of the adder 6, and the control input is connected to the output of the control unit 4, output

13значени  суммц сумматора б со .единен с соответствующим входом накапливающего сумматора 3, младший вход которого соединен с выходом 10 значени  k младших двоичных разр дов произведени  первого узла умножени  5.The 13 values of the summation of the adder b are connected to the corresponding input of the accumulating adder 3, the lower input of which is connected to the output 10 of the value of k the lower binary bits of the first multiplication node 5.

В данном устройстве регистр множимого 1 может быть реализован на RS-триггерах, регистр множител  2 - на D-триггерах, накапливающий сумматор 3 - на D- либо IК-триггерах с блоком ускоренного образовани  разр дных переносов, блок управлени  4 - в виде управл ющего автомата . Узел умножени  5 выполнен в виде логического шифратора k-разр дных кодов сомножителей в 2k-pa3р дный код их произведени , синтез которого может быть проведен хорошо известными методами с использованием таблицы истинности. Ниже приведены фрагменты таблицы истинности дл  узла k-разр дного умножени  5, причем дл  определенности прин то , ЧТО .. В таблице разр ды множимого, поступающие по шине 8, обозначены как т4, т, т, т , разр ды множител , поступающие по шине 7, как П4 I п, п, п,., а разр ды 2.k-разр дного произведени  на выходах 9, 10, узла k-разр дного умножени  5 через pg , р , р , р ,In this device, the register of multiplicable 1 can be implemented on RS-triggers, the register of multiplier 2 - on D-triggers, accumulating adder 3 - on D-or IK-triggers with the unit of accelerated discharge transfer, the control unit 4 - as a control automat. The multiplication node 5 is made in the form of a logical encoder of the k-bit codes of the factors in the 2k-pa3 rd code of their product, the synthesis of which can be carried out using well-known methods using the truth table. Below are fragments of the truth table for the k-bit multiplier 5 node, and THAT is for definiteness. In the table, multiplicative bits coming through bus 8 are denoted as m4, m, m, m, mn multiplier that are received by bus 7, as P4 I p, p, p,., and bits 2.k-bit product at outputs 9, 10, of the node k-bit multiplication 5 through pg, p, p, p,

Р« РЬ Р Р P "Pb P P

000 000

000 000 000 000 О 01000 000 000 000 О 01

000 000

о о oh oh

000 о о 000 000 000 о о000 about about 000 000 000 about about

о 00about 00

1111 1101 11000011 1111 1110 11010010 1111 1111 111000011111 1101 11000011 1111 1110 11010010 1111 1111 11100001

Однако следует отметить, что в определенных случа х может оказатьс  целесообразным реализаци  узла умножени  5 в виде пирамиды взаимосв занных одноразр дных сумматоров , а также объединение узла умножени  5 и сумматора 6 в общую матрицу взаимосв занных полных сумматоров (например с целью сокращени  оборудовани  и обеспечени  регул рности структуры операционного модул ) . В данном устройстве в качестве узла запоминани  переноса 11 может быть использован одноразр дный элемент. Например, им может быть двухтактный синхронный RS-триггер.However, it should be noted that in certain cases it may be advisable to implement the multiplication unit 5 in the form of a pyramid of interconnected one-digit adders, as well as to combine the multiplication unit 5 and adder 6 into a common matrix of interconnected full adders (for example, to reduce equipment and provide the structure of the operational module). In this device, a single-bit element can be used as a transfer memory unit 11. For example, it could be a push-pull synchronous RS flip-flop.

Устройство дл  умножени  чисел работает следующим образом.A device for multiplying numbers works as follows.

В исходном состо нии в регистре множимого 1 хранитс  т-разр дный двоичный код множимого, в регистре множител  2 - т-разр дный код множител  (или, что то же ceiMoe, п-разр дные двоичнокодированные коды в системе счислени  с основанием ,), сумматор 3 обнулен (здесь предполагаетс  и , а сомножители представлены в виде положительных правильных дробей). Пусть множимое ,0001.1111; множитель ,1111.1111; произведение 0,0001.1110.1110.,0001.1110In the initial state in the register of multiplicand 1, the t-bit binary code of the multiplicand is stored, in the multiplier register, 2 is the t-bit multiplier code (or, equivalently, ceiMoe, n-bit binary code in the number system with a base,) adder 3 is zero (here it is assumed and, and the factors are represented as positive regular fractions). Let the multiplicand, 0001.1111; multiplier, 1111.1111; product 0.0001.1110.1110., 0001.1110

В устройстве данный результат будет получен следующим образом.In the device, this result will be obtained as follows.

Пусть к началу первого такта работы устройства в узлах умножени  5 сформированы соответственно следующие произведени  0000.1111; В(з 11ИЧ111 1110.0001 а в сумматорах б получены соответственно результаты Со 0000; +1111 1101 (возникша  при этом единица переноса будет записана в узле запоминани  переноса 11 младшего разр да).Let by the beginning of the first cycle of operation of the device in the nodes of multiplication 5 the following products 0000.1111 be formed, respectively; C (from 11ICH111 1110.0001 a in adders b obtained, respectively, the results of Co 0000; +1111 1101 (the transfer unit that arose in this case will be recorded in the transfer memory unit 11 of the least significant bit).

1-й такт: осуществл етс  приемStep 1: Receive

Информации в сумматор 3, ее .сложениInformation in adder 3, its.

с содержимым сумматора 3, после чего осуществл етс  однотактный сдвиг в сумматоре 3 информации на четыре with the contents of adder 3, after which a single-ended shift is made in the adder 3 of the information by four

0 разр да в сторону его младших разр дов . В итоге содержимое сумматора равно0 bit in the direction of his younger bits. As a result, the content of the adder is

р,0000.0000.0000+,0000.1101. ,0001 ,0000.1101.0001--,0000.0000. p, 0000.0000.0000 +, 0000.1101. , 0001, 0000.1101.0001 -, 0000.0000.

5 . 1101.five . 1101.

Одновременно с этим в регистре множител  2 был осуществлен однотак.тный сдвиг информации на четыре разр да в сторону его младших .разр 0 дов и были сформированы результатыAt the same time, in the multiplier 2 register, a one-off information shift was made by four bits in the direction of its minor digits, and the results were generated

А,0001x1111 0000.llllj В 1111A, 0001x1111 0000.llllj B 1111

х1111 111С.0001 С,0000; 0| 1110+x1111 111C.0001 C, 0000; 0 | 1110+

+1111+0001 1110+ 1111 + 0001 1110

(возникша  при этом единица перено5 са записываетс  в узле запоминани  переноса 11 младшего разр да).(the transfer unit that occurred in this case is recorded in the transfer memory unit 11 of the least significant bit).

2-й такт: в данном такте и всех последующих осуществл етс  последовательность , действий, аналогична  2nd cycle: in this cycle and all subsequent steps, a sequence is performed, actions similar to

0 первому такту. В итоге выполнений второго такта получают следующие результаты0 first tact. As a result of the second cycle, the following results are obtained.

- +f0000.1110.0001,0000.0000. 1101+,0000.1110.0001,0000,1110. - + f0000.1110.0001,0000.0000. 1101 +, 0000.1110.0001,0000,1110.

5 lllQC-,0000.0000.lllO; A2 0001x xOOOO 0000.0000; B2 llll 0000 0000.0000; С„ 0000; 0„ 0000+0000+ +OOOJ.0001.5 lllQC-, 0000.0000.lllO; A2 0001x xOOOO 0000.0000; B2 llll 0000 0000.0000; С „0000; 0 „0000 + 0000 + + OOOJ.0001.

-й такт (такт окончательного учёта переносов): в итоге получаемtact (final accounting count): as a result we get

00

Pj ,oooo.ooao.1110+,0000.0001. Pj, oooo.ooao.1110 +, 0000.0001.

.0000,0000.0001,1110. ..0000,0000.0001,1110. .

На этом процесс умножени  закаичцваетс , окончательный результат At this point, the multiplication process is quoted, the final result

5 сформирован в m младших разр дах сумматора 3 частичных произведений.5 is formed in m lower-order bits of the adder of 3 partial products.

Как уже указывалось, подобное умножение в принципе может быть осуществлено дл  любой системы счислени  с основанием , в том As already mentioned, such a multiplication can in principle be carried out for any number system with a base,

0 числе, например) дл  :Ь-ичнокодированных операндов в системе счислени  с основанием 0, for example) for: b-digit-encoded operands in a number system with a base

Врем  операции при этом сокраща5 етс , за счет того, -что сигнал паThe operation time is shortened, due to the fact that the signal pa

Claims (1)

Формула изобретенияClaim Устройство для умножения, содержащее регистры множимого и множителя, накапливающий сумматор, η одноразрядных узлов умножения(η - разрядность множимого) , η одноразрядтных сумматоров и блок управления, выходы которого соединены с управляющими входами регистров и накапливающего сумматора, первый вход каждого одноразрядного узла умножения соединен с выходом соответствующего разряда регистра множимого, а второй вход - с выходом первого разряда регистра множителя, первый выход i-ro одноразрядного узла умно жения (i=l,...,n) соединен с первым входом соответствующего одноразрядного сумматора, второй вход которого подключен ко второму выходу (i+l)-ro одноразрядного узла умножения, втог рой выход первого одноразрядного ·* узла умножения соединен со входом младшего разряда накапливающего сумматора, входы остальных разрядов которого подключены к выходам одноразрядных сумматоров, отличаю щее с я тем, что, с целью повышения быстродействия, устройство содержит η узлов запоминания переноса, вход каждого из которых подключен к выхо ду переноса соответствующего однораз15 рядного сумматора, а' выход - со входом переноса этого же Одноразрядного сумматора, управляющие входы уз лов запоминания переноса соединены с одним из выходов блока управления.A device for multiplication, containing the registers of the multiplier and multiplier, accumulating the adder, η single-digit multiplication nodes (η is the bit capacity of the multiplier), η single-digit adders and a control unit whose outputs are connected to the control inputs of the registers and the accumulating adder, the first input of each single-bit multiplication node is connected to by the output of the corresponding bit of the register of the multiplier, and the second input with the output of the first bit of the register of the multiplier, the first output of the i-ro single-digit multiplication node (i = l, ..., n) is connected to the first input m of the corresponding single-bit adder, the second input of which is connected to the second output (i + l) -ro of the single-bit multiplication node, the second output of the first single-bit · * multiplication node is connected to the input of the least significant bit of the accumulating adder, the inputs of the remaining bits of which are connected to the outputs of the single-bit adders, characterized in that, in order to improve performance, the device contains η transfer memory nodes, the input of each of which is connected to the transfer output of the corresponding one-time adder, and output - with the transfer input of the same One-bit adder, the control inputs of the transfer memory nodes are connected to one of the outputs of the control unit. 20 Источники информации, принятые во внимание при экспертизе 1. С.А.Майоров и др. Принципы организации цифровых машин, Л., Машиностроение, 1974, с. 297.20 Sources of information taken into account during the examination 1. S. A. Mayorov and others. Principles of the organization of digital machines, L., Mechanical Engineering, 1974, p. 297. 25 2. Авторское Свидетельство по заявке № 1412260/18-24, кл. G 06 F 7/39, 1970 (прототип).25 2. Copyright Certificate on application No. 1412260 / 18-24, cl. G 06 F 7/39, 1970 (prototype). ВНИИПИ Заказ 6284/42 Тираж 751 ПодписноеVNIIIPI Order 6284/42 Circulation 751 Subscription Филиал ППП Патент, г. Ужгород, ул. Проектная, 4Branch of PPP Patent, Uzhhorod, st. Project, 4