SU1689962A1 - Device for interfacing interfaces of different digits - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  сопр жени  устройств разной разр дности , а именно, когда одно устройство имеет шины большей разр дности, чем другое, и не об зательно разр дность их кратка между собой, в частности дл  преобразовани  кода в код интерфейса. Цель изобретени  - упрощение устройства. Устройство содержит группу регистров 1-1... 1N (N - разр дность слова сопр гаемого интерфейса), элемент 2 четности/нечетности, коммутатор 3, блок синхронизации, образованный счетчиками 4,5, элементами НЕ 6,7, триггерами 8, 9, элементом И-НЕ 10, дешифратором 11, выходной формирователь 12 импульсов, вход 13 пуска устройства, вход 14 синхронизации устройства, вход 15 устройства дл  подключени  к шинам первого интерфейса, выход 16 устройства дл  подключени  к шинам второго интерфейса. 2 ил, Ё О 00 Ч) Ч) с юThe invention relates to computing and can be used to interface devices of different sizes, namely, when one device has tires of a larger size than the other, and not necessarily their size is short among themselves, in particular for converting code into code. interface. The purpose of the invention is to simplify the device. The device contains a group of registers 1-1 ... 1N (N is the word width of the interface being interfaced), element 2 of parity / oddness, switch 3, synchronization unit formed by counters 4.5, elements NOT 6.7, triggers 8, 9 , an element IS-HE 10, a decoder 11, an output driver 12 pulses, a device start input 13, a device synchronization input 14, a device input 15 for connecting to the first interface buses, a device output 16 for connecting to the second interface buses. 2 silt, YO 00 B) C)

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  сопр жени  устройств разной разр дности, а именно когда одно устройство имеет шины большей разр дности, чем второе, и не об зательно разр дности их кратны, в частности дл  преобразовани  кода в код интерфейса .The invention relates to computing and can be used to interface devices of different sizes, namely, when one device has tires that are larger than others, and not necessarily that they are multiples, in particular for converting code to interface code.

Цель изобретени  - упрощение устройства .The purpose of the invention is to simplify the device.

На фиг. 1 показано устройство сопр жени  интерфейсов разной разр дности; на фиг. 2 - временные диаграммы работы устройства .FIG. Figure 1 shows the interface device of various sizes; in fig. 2 - timing charts of the device.

Устройство (фиг. 1) содержит группу регистров 1-1...1N (где N - разр дность слова сопр гаемого интерфейса), элемент 2 контрол  четности-нечетности, коммутатор 3, блок синхронизации, образованный счетчиками 4 и 5, элементами НЕ 6 и 7, триггерами 8 и 9, элементом И-НЕ 10, дешифратором 11, выходной формирователь 12 импульсов, вход 13 пуска устройства, вход 14 синхронизации устройства, вход 15 устройства дл  подключени  к шинам первого интерфейса, выход 16 устройства дл  подключени  к шинам второго интерфейса.The device (Fig. 1) contains a group of registers 1-1 ... 1N (where N is the word width of the interface being interfaced), parity-oddness element 2, switch 3, synchronization unit formed by counters 4 and 5, NOT elements 6 and 7, triggers 8 and 9, the element AND-NOT 10, the decoder 11, the output driver 12 pulses, the device start input 13, the device synchronization input 14, the device input 15 for connection to the first interface buses, the device output 16 for connection to the second tires interface.

Устройство работает следующим образом .The device works as follows.

Предположим, при включении питани  в момент ТО устройство находитс  в исходном состо нии, содержимое регистров 1- 1...1-N может быть произвольным, также в произвольном состо нии могут находитьс  счетчики 8 и 9. В момент Т1 на вход 13 приходит первый отрицательный импульс отбора приема кода в регистры с шин 15 первого интерфейса. Отрицательный импульс с входа 13 поступает на единичный вход триггера 8 и устанавливает его в состо ние 1, а также, пройд  через элемент НЕ 6 и элемент И-НЕ 10, устанавливает оба счетчика 4 и 5 в нулевое состо ние, Высокий потенциал на единичном выходе триггера 8 поступает на управл ющий вход всех регистров и по отрицательному сигналу на шине 13, который поступает на вход разрешени  записи С2 регистров, разрешает прием параллельного кода с шин первого интерфейса в регистры. На выходах регистров с момента Т1 присутствует многоразр дный код, который необходимо передать. На входы старших разр дов регистра поступают младшие разр ды кода первого интерфейса . Выходы старших разр дов регистров (N- разр дный код) поступают на входы элемента четности-нечетности и в зависимости от потенциалов на его управл ющих входах и на входах данных, т.е. четный или нечетный N-разр дный код на его входе, наSuppose when the power is turned on at the moment of maintenance, the device is in the initial state, the contents of registers 1-1 ... 1-N can be arbitrary, counters 8 and 9 can also be in an arbitrary state. At time T1, the first negative pulse selection code reception registers with tires 15 of the first interface. The negative impulse from input 13 goes to the single input of the trigger 8 and sets it to state 1, and also, having passed through the element NOT 6 and the element AND-NOT 10, sets both counters 4 and 5 to the zero state. High potential at the single output the trigger 8 is fed to the control input of all registers and a negative signal on bus 13, which is fed to the input of the write resolution C2 registers, allows reception of a parallel code from the buses of the first interface to the registers. At the outputs of the registers since T1 there is a multi-bit code that needs to be transmitted. The lower bits of the first interface code arrive at the inputs of the higher bits of the register. The outputs of the higher bits of the registers (N-bit code) are fed to the inputs of the parity-odd element and depending on the potentials on its control inputs and on the data inputs, i.e. even or odd n-bit code at its input, at

выходе элемента 2 формируетс  определенный потенциал. Кроме того, выходы старших разр дов регистров поступают на входы данных (начина  с третьего) коммутатора 3, На nepaufi вход коммутатора поден потенциал 1, а на второй 0й. На вход 14, который соединен с входом С счетчика 4, поступает кварцоианнал частота. На выходе счетчика после времен , равного полопинеThe output of element 2 forms a certain potential. In addition, the outputs of the higher bits of the registers arrive at the data inputs (starting from the third) of switch 3, Potential 1 is applied to the nepaufi input of the switch, and 0y to the second. At the input 14, which is connected to the input C of the counter 4, enters the frequency quartz band. At the output of the counter after the times equal to half

0 периода сигнала, на выходе старшего разр да по вл етс  о момент ТЗ высокий потенциал , который, пройд  через элемент НЕ 7, устанавливает триггер 8 в нулевое состо ние , а, поступал на вход счетчика 5, уста5 навливает в 1 его младший разр д. Код с выходов счетчика 5 поступает на адресное входы коммутатора 3, и на его выходе по вл етс  потенциал, присутствующий на его входе D1,т.е. потенциал нул , этот потенци0 ал инвертируетс  на выходном элементе и на выходе 16 в момент ТЗ по вл етс  высокий потенциал, который  вл етс  началом стартового импульса, Затем в момент Т5 на выходе второго разр да счетчика по вл ет5 с  Г .а на выходе первого разр да счетчика О. Коммутатор 3 передаст на выход потенциал со следующего входа (входа D2), Этот потенциал, поступающий со старшего разр да регистра 1-1, соответствует младшему0 of the signal period, at the output of the most significant bit, the moment of the TZ shows a high potential, which, having passed through the element NOT 7, sets trigger 8 to the zero state, and, received at the input of counter 5, sets to 1 its least significant bit The code from the outputs of counter 5 goes to the address inputs of switch 3, and at its output appears the potential present at its input D1, i.e. potential zero, this potential is inverted at the output element and at output 16 at the moment of the TZ a high potential appears, which is the beginning of the starting pulse. Then at the moment T5 at the output of the second discharge of the counter appears 5 with G. bit counter O. Switch 3 will transmit to the output potential from the next input (input D2). This potential, coming from the high bit of the register 1-1, corresponds to the youngest

0 разр ду кода первого интерфейса. Предположим , что в младшем разр де (D1) кода первого интерфейса была 1, то тогда на выходе элемента 3 в момент Т5 по витс  высокий потенциал, а на выходе 16 форми5 ровател  12 - низкий. В дальнейшем частота кварцевого генератора поступает на вход 14 счетчика 4, на выходе которого продолжают по вл тьс  импульсы, которые считает счетчик 5, и сигналы с выхода счетчика 50 code of the first interface. Assuming that in the low-order bit (D1) of the code of the first interface was 1, then the output of element 3 at the time of T5 has a high potential, and the output 16 of the driver 5 is low. Subsequently, the frequency of the crystal oscillator is fed to the input 14 of the counter 4, at the output of which pulses continue to appear, which are counted by the counter 5, and the signals from the output of the counter 5

0 последовательно подключают на выход коммутатора 3 потенциал, присутствующий на остальных его входах данных, т.е. подключает старшие разр ды остальных регистров, а затем выход элемента четности-нечетно5 сти. В момент Т23 на счетный вход счетчика 5 приходит в рассматриваемой временной диаграмме фиг. 2 (вариант выполнени  устройства преобразовани  многоразр дного кода первого интерфейса в 8-разр дный код0 in series connect the potential present on the remaining data inputs to the switch output 3, i.e. connects the higher bits of the remaining registers, and then the output of the parity-odd element. At time T23, the counting input of the counter 5 arrives in the timing diagram of FIG. 2 (embodiment of the device for converting the multi-bit code of the first interface to the 8-bit code

0 второго интерфейса типа стык С2 с одним стартовым импульсом, одним битом контрол  четности и одним стоповым битом) одиннадцатый импульс и на выходе младшего разр да счетчика 5 по вл етс  положитель5 ный потенциал, который приводит к гаму, что на одном из выходов дешифратора 11, подсоединенного к триггеру 9, по вл етсй низкий потенциал, который устанавливает триггер 9 в состо ние 1. На нулевом выходе триггера 9 по вл етс  низкий потенцмал , который поступает на вход элемента 10 и вызывает на его выходе высокий потенциал , устанавливающий в О счетчик 7. Низкий потенциал с нулевого выхода триггера 9 поступает также на управл ющий вход (синхронизирующий вход С1) регистров , который вызывает сдвиг информации во псех регистрах, так как на управл ющем входе V всех регистров в этот момент действует низкий потенциал, разрешающий последовательный сдвиг.0 of the second interface of the C2 junction with one starting pulse, one parity check bit and one stop bit) the eleventh pulse and at the output of the lower bit of counter 5 a positive potential appears, which leads to a gam that at one of the decoder outputs 11, connected to the trigger 9, a low potential appears, which sets the trigger 9 to state 1. At the zero output of the trigger 9, a low potential appears, which enters the input of the element 10 and causes a high potential at its output Sensor 7. Low potential from the zero output of the trigger 9 is also fed to the control input (clock input C1) of the registers, which causes information shift in the pseh registers, since the control input V of all registers at this moment has a low potential that permits a sequential shift .

В момент Т25 на выходе счетчика 4 по вл етс  низкий потенциал, который устанавливает в О триггер 9. С момента Т23 до момента Т26 все разр ды счетчика 5 наход тс  в состо нии О, и коммутатор 3 передает на выход потенциал, присутствующий на первом входе DO, т.е. высокий потенциал , который вызывает на выходе 16 элемента 12 низкий потенциал, т.е. столовый бит кода интерфейса стык С2. В момент Т26 на вход счетчика 5 приходит следующий положительный импульс с выхода счетчика 4 и на выход коммутатора снова коммутируетс  потенциал О с входа D1, затем информационный код следующих разр дов регистров , затем бит контрол  четности и столовый бит, т.е. картина повтор етс . Затем снова по вл етс  низкий отрицательный импульс на выходе дешифратора 11, и снова происходит сдвиг на один разр д содержимого есех регистров. Картина повтор етс , пока не будет передан весь М-разр дный параллельный код. поступивший с первого интерфейса. Затем приходит следующий отрицательный импульс на вход 13, и следующий многоразр дный параллельный код с первого интерфейса запоминаетс  в регистрах и начинает передаватьс  последовательно на выход 16.At time T25, a low potential appears at the output of counter 4, which sets a trigger 9 in O. From the time T23 to the time T26, all the bits of the counter 5 are in the state O, and the switch 3 transmits to the output the potential present at the first input DO, i.e. high potential, which causes low potential at the output 16 of element 12, i.e. Table bit interface code interface C2. At time T26, the next positive impulse from the output of counter 4 arrives at the input of counter 5 and the potential of switch O from input D1 switches again to the switch, then the information code of the next register bits, then the parity bit and the table bit, i.e. the pattern repeats. Then, a low negative pulse appears again at the output of the decoder 11, and again a shift is made by one bit of the contents of all the registers. The pattern is repeated until the entire M-bit parallel code is transmitted. arrived from the first interface. Then the next negative pulse arrives at input 13, and the next multi-bit parallel code from the first interface is stored in the registers and begins to be transmitted sequentially at output 16.

Таким образом, благодар  применению сдвиговых регистров, коммутатора, двухThus, through the use of shift registers, a switch, two

счетчиков и схемы контрол  четности-нечетности удалось применением малого объема аппаратуры преобразовать код и передать его, так как в устройстве осуществлен контроль четности каждой N-разр дной кодовой посылки.the counters and the parity-oddness scheme were succeeded in using a small amount of hardware to convert the code and transmit it, since the device monitored the parity of each N-bit code parcel.

Claims (1)

Формула изобретени  Устройство сопр жени  интерфейсов разной разр дности, содержащее коммутатор , группу регистров, элемент контрол  четности-нечетности и блок синхронизации, примем группа выходов регистров группы соединена с информационными входами элемента контрол  четности-нечетности,Claims The interface interface device of different sizes, containing a switch, a group of registers, a parity-oddness control element and a synchronization unit, will accept a group of group registers outputs connected to the information inputs of a parity-oddness control element, адресные входы коммутатора соединены с группой адресных выходов блока синхронизации , отличающеес  тем, что. с целью упрощени , устройство содержит выходной формирователь импульсов, причем информсыионные входы регистров группы  вл ютс  информационными входами устройства дл  подключени  к шинам первого интерфейса, группа выходов регистров группы соединена с группой информационних входов коммутатора, выходы которого через выходной формирователь импульсов  вл ютс  выходами устройства дл  подключени  к юииам второго интерфейса, инверсный &:. ход элемента четности-нечетностиThe address inputs of the switch are connected to a group of address outputs of the synchronization unit, characterized in that. for the sake of simplicity, the device contains an output pulse generator, where the information inputs of the group registers are information inputs of the device for connecting to the buses of the first interface, the group of outputs of the group registers is connected to a group of information inputs of the switch, whose outputs through the output pulse generator are outputs of the device for connecting To the second interface, inverse &:. parity of parity-oddness соединен с первым входом коммутатора. второй и третий информационные входы которого подключены соответственно к шинам нулевого и единичного потенциала устройства, вход пуска устройства соединенconnected to the first input of the switch. the second and third information inputs of which are connected respectively to the buses of the zero and unit potential of the device, the device start input is connected с входом разрешени  записи регистров группы и с входом сброса блока синхронизации , первый и второй выходы синхронизации которого соединены соответственно с входами разрешени  регистров группы и сwith the enable input of the register entry of the group and with the reset input of the synchronization unit, the first and second synchronization outputs of which are connected respectively to the enable inputs of the registers of the group and входами синхронизации регистров группы, вход синхронизации блока синхронизации соединен с синхровходом устройства.the group register synchronization inputs, the synchronization input of the synchronization unit is connected to the synchronous input of the device.