SU1654850A1

SU1654850A1 - Устройство дл селекции признаков объектов

Info

Publication number: SU1654850A1
Application number: SU894685754A
Authority: SU
Inventors: Владас Йонович Ветерис; Лигита-Рамуне Винцовна Монтвилайте; Ромуальдас Станиславович Раулинайтис; Рамунас-Арвидас Владович Ветярис
Original assignee: Каунасский Политехнический Институт Им.А.Снечкуса
Priority date: 1989-05-03
Filing date: 1989-05-03
Publication date: 1991-06-07

Abstract

Изобретение относитс к автоматике , в частности к устройству дл селекции признаков объекта, и может быть использовано в информационно- поисковых системах. Цель изобретени - повышение надежности устройства . Устройство содержит регистры 1, 2 блоки 3-5 пам ти, дешифраторы 6, 7, элементы ИЛИ 8, 9, элементы И 10-1, 10-2, сумматор 11, первую 12- 14 и вторую 15-17 группы элементов И, триггер 18, селектор 19 адреса, блок 20 формировани текущего адреса, мультиплексоры 21, 22, блок 23 синхронизации считывани , элементы 24-26 задержки с соответствующими св з ми. , 3 з.п. фюлы, 6 ил.

Description

Фиг, 5

Фиг. 6

Claims

Формула изобретения

1. Устройство для селекции признаков объектов, содержащее первый регистр, информационный вход которого является информационным входом устройства, а синхронизирующий вход первым синхронизирующим входом устройства, второй регистр, информацион-t ный вход которого соединен с выходом блока памяти, синхронизирующий вход с выходом первого элемента задержки, а выход подключен к входу первого дешифратора, выходы которого подключены к одним входам элементов И первой группы, первый элемент ИЛИ, выход которого соединен с входом первого элемента задержки, второй элемент задержки, выход которого подключён к другим входам элементов И первой группы, а выходы являются информационными выходами устройства, первый и второй элементы И, входы которых соединены с выходом второго элемента задержки и с соответствующими выходами триггера, третий элемент задержки, вход которого подключен к первому синхронизирующему входу устройства, второй элемент ИЛИ и сумматор, отличающееся тем, что, с целью повышения надежности селекции признаков в условиях помех, оно .содержит второй дешифратор, информационный вход которого соединен с первым выходом первого регистра, элементы И второй группы, входы которых подключены к выходу третьего элемента задержки и к соответствующим выходам второго дешифратора, а выхода?.соединены с входами первого элемента ИЛИ и входами считывания первого блока памяти, селектор адреса, информационные входы которого подключены к выходам элементов И второй группы и третьего элемента задержки, одни выходы селектора адреса соединены с другими входами элементов И второй группы, а другие подключены к входам второго элемента ИЛИ,опорный вход которого соединен с выходом первого элемента задержки, а выход подключен к входу второго элемента , задержки, блок формирования текущего адреса, синхронизирующие входы которого соединены с выходами второго дешифратора, счетные входы,подключены к соответствующим выходам селектора адреса, первый выход блока, формирования текущего адреса является синхронизирующим выходом устройства и соединен со счетным входом триггера, второй выход подключен к одному информационному входу сумматора, другой вход которого подключен квторому выходу второго регистра, блок синхронизации считывания, информационный вход которого является адресным входом устройства, второй и третий блоки памяти, информационные входы которых Соединены с «вто-·· рым выходом первого регистра, входы записи подключены к выходам первого и второго элементов И 'соответственно, а выходы являются первым и вторым информационными выходами устройства, и мультиплексоры, информационные входы которых соединены с выходами сумматора и блока синхронизации считывания, а выходы подключены к адресному входу и входу считывания блоков памяти, при этом другие входы элементов И первой группы соединены с вторым выходом первого регистра,

2 о Устройство поп. 1, отличающееся тем, что селектор адреса содержит триггеры, единичные входы которых являются информационными Входами селектора, нулевые входы подключены к выходам соответствующих элементов ИЛИ, входы которых соеди₍ йены с соответствующими информационными входами селектора, и элементы И, одни входы которых подключены к прямым выходам соответствующих триггеров, другие являются синхронизирующим входом селектора, а выходы элементов И и инверсные выходы триггерров - выходами селектора.

3,. Устройство по п. 1, отличающееся. тем, что блок формирования текущего адреса содержит счетчики, счетные входы которых являются счетными входами блока, а выходы подключены к одним входам соот ветствующих элементов И, другие входы которых являются синхронизирующими входами блока, а выходы подключены к входам элементов ИЛИ группы, выходы которых являются выходами блока, и элемент ИЛИ, входы которого соединены с выходами переполнения счетчиков, а выход является выходом блока и подключён к установочному входу счетчика,

4. Устройство по π, 1, о т л и чающееся тем, что блок синхронизации считывания содержит счетчик, информационный вход которого является адресным входом блока, а выход - первым выходом блока, первый элемент задержки, выход которого является вторым выходом блока и подключен к входу второго элемента задержки, выход которого соединен со счетным входом счетчика и с одним входом элемента ИЛИ,другой вход которого подключен к синхронизирующему входу блока, а выход соединен с входом первого элемента задержки, и триггер, единичный вход которого подключен к синхронизирующему входу блока, нулевой вход соединен с выходом¹переноса счетчика, а прямой выход является третьим выходом блока. -

Фиг. 5