Claims (4)
Формула изобретенияClaim
1. Устройство для селекции признаков объектов, содержащее первый регистр, информационный вход которого является информационным входом устройства, а синхронизирующий вход первым синхронизирующим входом устройства, второй регистр, информацион-t ный вход которого соединен с выходом блока памяти, синхронизирующий вход с выходом первого элемента задержки, а выход подключен к входу первого дешифратора, выходы которого подключены к одним входам элементов И первой группы, первый элемент ИЛИ, выход которого соединен с входом первого элемента задержки, второй элемент задержки, выход которого подключён к другим входам элементов И первой группы, а выходы являются информационными выходами устройства, первый и второй элементы И, входы которых соединены с выходом второго элемента задержки и с соответствующими выходами триггера, третий элемент задержки, вход которого подключен к первому синхронизирующему входу устройства, второй элемент ИЛИ и сумматор, отличающееся тем, что, с целью повышения надежности селекции признаков в условиях помех, оно .содержит второй дешифратор, информационный вход которого соединен с первым выходом первого регистра, элементы И второй группы, входы которых подключены к выходу третьего элемента задержки и к соответствующим выходам второго дешифратора, а выхода?.соединены с входами первого элемента ИЛИ и входами считывания первого блока памяти, селектор адреса, информационные входы которого подключены к выходам элементов И второй группы и третьего элемента задержки, одни выходы селектора адреса соединены с другими входами элементов И второй группы, а другие подключены к входам второго элемента ИЛИ,опорный вход которого соединен с выходом первого элемента задержки, а выход подключен к входу второго элемента , задержки, блок формирования текущего адреса, синхронизирующие входы которого соединены с выходами второго дешифратора, счетные входы,подключены к соответствующим выходам селектора адреса, первый выход блока, формирования текущего адреса является синхронизирующим выходом устройства и соединен со счетным входом триггера, второй выход подключен к одному информационному входу сумматора, другой вход которого подключен квторому выходу второго регистра, блок синхронизации считывания, информационный вход которого является адресным входом устройства, второй и третий блоки памяти, информационные входы которых Соединены с «вто-·· рым выходом первого регистра, входы записи подключены к выходам первого и второго элементов И 'соответственно, а выходы являются первым и вторым информационными выходами устройства, и мультиплексоры, информационные входы которых соединены с выходами сумматора и блока синхронизации считывания, а выходы подключены к адресному входу и входу считывания блоков памяти, при этом другие входы элементов И первой группы соединены с вторым выходом первого регистра,1. A device for selecting features of objects, containing the first register, the information input of which is the information input of the device, and the synchronizing input is the first synchronizing input of the device, the second register, the information input of which is connected to the output of the memory block, synchronizing the input with the output of the first delay element and the output is connected to the input of the first decoder, the outputs of which are connected to one of the inputs of the AND elements of the first group, the first OR element, the output of which is connected to the input of the first element holders, the second delay element, the output of which is connected to other inputs of the AND elements of the first group, and the outputs are information outputs of the device, the first and second AND elements, the inputs of which are connected to the output of the second delay element and the corresponding trigger outputs, the third delay element, whose input connected to the first synchronizing input of the device, the second OR element and an adder, characterized in that, in order to increase the reliability of the selection of characters in the conditions of interference, it contains a second decoder, information whose input is connected to the first output of the first register, the AND elements of the second group, the inputs of which are connected to the output of the third delay element and to the corresponding outputs of the second decoder, and the output? are connected to the inputs of the first OR element and the read inputs of the first memory block, address selector, the information inputs of which are connected to the outputs of the AND elements of the second group and the third delay element, some outputs of the address selector are connected to other inputs of the AND elements of the second group, while others are connected to the inputs of the second OR, whose reference input is connected to the output of the first delay element, and the output is connected to the input of the second delay element, the current address generation unit, the synchronizing inputs of which are connected to the outputs of the second decoder, the counting inputs are connected to the corresponding outputs of the address selector, the first output of the block , the formation of the current address is the synchronizing output of the device and is connected to the counting input of the trigger, the second output is connected to one information input of the adder, the other input of which is connected on the fourth output of the second register, a read synchronization block, the information input of which is the address input of the device, the second and third memory blocks, the information inputs of which are connected to the “second output of the first register, the recording inputs are connected to the outputs of the first and second elements And ' respectively, and the outputs are the first and second information outputs of the device, and multiplexers, the information inputs of which are connected to the outputs of the adder and the read synchronization unit, and the outputs are connected to the address ode entry and reading memories, the other inputs of AND gates of the first group are connected to the second output of the first register,
2 о Устройство поп. 1, отличающееся тем, что селектор адреса содержит триггеры, единичные входы которых являются информационными Входами селектора, нулевые входы подключены к выходам соответствующих элементов ИЛИ, входы которых соеди( йены с соответствующими информационными входами селектора, и элементы И, одни входы которых подключены к прямым выходам соответствующих триггеров, другие являются синхронизирующим входом селектора, а выходы элементов И и инверсные выходы триггерров - выходами селектора.2 o Device pop. 1, characterized in that the address selector contains triggers, the unit inputs of which are information inputs of the selector, the zero inputs are connected to the outputs of the corresponding OR elements, the inputs of which are connected ( yens with the corresponding information inputs of the selector, and the elements AND, one of whose inputs are connected to the direct outputs of the corresponding triggers, others are the synchronizing input of the selector, and the outputs of the elements AND and the inverse outputs of the triggers are the outputs of the selector.
3,. Устройство по п. 1, отличающееся. тем, что блок формирования текущего адреса содержит счетчики, счетные входы которых являются счетными входами блока, а выходы подключены к одним входам соот ветствующих элементов И, другие входы которых являются синхронизирующими входами блока, а выходы подключены к входам элементов ИЛИ группы, выходы которых являются выходами блока, и элемент ИЛИ, входы которого соединены с выходами переполнения счетчиков, а выход является выходом блока и подключён к установочному входу счетчика,3 ,. The device according to claim 1, characterized. the fact that the current address generation unit contains counters, the counting inputs of which are the counting inputs of the block, and the outputs are connected to one of the inputs of the corresponding AND elements, the other inputs of which are the synchronizing inputs of the block, and the outputs are connected to the inputs of the elements OR groups whose outputs are outputs block, and the OR element, the inputs of which are connected to the outputs of the overflow of the counters, and the output is the output of the block and is connected to the installation input of the counter,
4. Устройство по π, 1, о т л и чающееся тем, что блок синхронизации считывания содержит счетчик, информационный вход которого является адресным входом блока, а выход - первым выходом блока, первый элемент задержки, выход которого является вторым выходом блока и подключен к входу второго элемента задержки, выход которого соединен со счетным входом счетчика и с одним входом элемента ИЛИ,другой вход которого подключен к синхронизирующему входу блока, а выход соединен с входом первого элемента задержки, и триггер, единичный вход которого подключен к синхронизирующему входу блока, нулевой вход соединен с выходом1 переноса счетчика, а прямой выход является третьим выходом блока. -4. The device according to π, 1, wherein the read synchronization block contains a counter, the information input of which is the address input of the block, and the output is the first output of the block, the first delay element, the output of which is the second output of the block and is connected to the input of the second delay element, the output of which is connected to the counting input of the counter and with one input of the OR element, the other input of which is connected to the synchronizing input of the unit, and the output is connected to the input of the first delay element, and a trigger, the unit input of which is connected n to block the clock input, zero input connected to the output 1 of the counter transfer, and direct access is the third output of the unit. -
Фиг. 5FIG. 5