SU1598171A1 - Four-digit binary counter - Google Patents

Abstract

Изобретение относитс  к импульсной и вычислительной технике. Цель изобретени  - повысить надежность двоичного счетчика. Счетчик содержит четыре триггера 1-4, два элемента И-НЕ 5, 6 и инвертор 10. Повышение надежности достигаетс  введением второго инвертора 11, трех элементов ИЛИ-НЕ 7-9 и новых конструктивных св зей. Счетчик имеет две выходные шины 17 и 18 расширени  дл  наращивани  его разр дности. 1 ил.The invention relates to a pulsed and computing technique. The purpose of the invention is to improve the reliability of the binary counter. The counter contains four triggers 1-4, two elements AND-HE 5, 6 and inverter 10. Improving the reliability is achieved by introducing a second inverter 11, three elements OR-HE 7-9, and new structural links. The meter has two expansion output lines 17 and 18 to increase its width. 1 il.

Description

Изобретение относитс  к импульсной и вычислительной технике и может использоватьс  при построении счетчиков в системах слежени , регистрации событий, цифровой обработки данных,.The invention relates to a pulse and computer technology and can be used in the construction of counters in tracking systems, event recording, digital data processing.

Целью изобретени   вл етс  повышение надежности четырехразр дного двоичного счетчика.The aim of the invention is to increase the reliability of a four-bit binary counter.

На чертеже представлена схема четырехразр дного двоичного счетчика.The drawing shows a four-bit binary counter circuit.

Счетчик содержит четыре счетных триггера 1-4. элементы И-НЕ 5-6, элементы ИЛИ-НЕ 7-9. инверторы 10 и 11, вход 12 (Со) счетного сигнала, выходы 13-16 (Qi-Q4) считывани , выходные шины 17-18 (Fi и F2) расширени . Входы триггера 1. инвертора 10 и первый вход элемента И-НЕ 6 подключены к входной шине 12, пр мой выход триггера 1 соединен с шиной 13 считывани  и входом триггера 2, пр мые выходы триггеров 2-4 подключены к выходам 14-16 считывани , входы элемента И-НЕ 5 соединены с пр мыми выходами триггеровThe counter contains four counting triggers 1-4. elements AND NOT 5-6, elements OR NOT 7-9. the inverters 10 and 11, the input 12 (Co) of the counting signal, the outputs 13-16 (Qi-Q4) of the readout, the output buses 17-18 (Fi and F2) of the extension. The inputs of the trigger 1. of the inverter 10 and the first input element AND-NOT 6 are connected to the input bus 12, the direct output of the trigger 1 is connected to the read bus 13 and the input of the trigger 2, the direct outputs of the trigger 2-4 are connected to the read outputs 14-16, the inputs of the element AND-NOT 5 are connected to the direct outputs of the triggers

Iи 2, а выход его - с первыми входами элементов ИЛИ-НЕ 7 и 8. второй вход элемента ИЛИ-НЕ 7 подключен к выходу инвертора 10. а его выход-г к входу триггера 3. инверсный выход которого соединен с вторым входом элемента ИЛИ-НЕ 8, второй вход элемента И-НЕ 6 подключен к выходу элемента ИЛИ-НЕ 8, а его выход - к выходной шине 18 расширени , входу инвертораII and 2, and its output - with the first inputs of the elements OR-NOT 7 and 8. The second input of the element OR-NOT 7 is connected to the output of the inverter 10. And its output is g to the input of the trigger 3. The inverse output of which is connected to the second input of the element OR -NON 8, the second input of the element AND-NOT 6 is connected to the output of the element OR NOT 8, and its output to the output output bus 18 of the inverter

IIи первому входу элемента ИЛИ-НЕ 9. вход триггера 4 соединен с выходом инвертора 11. а его инверсный выход - с вторым входом элемента ИЛИ-НЕ 9, чей выход подключен к выходной шине 17 расширени .II and the first input of the element OR-NOT 9. The input of the trigger 4 is connected to the output of the inverter 11. And its inverse output is connected to the second input of the element OR-NOT 9, whose output is connected to the output bus 17 of the expansion.

Счетчик работает следующим образом.The counter works as follows.

На вход 12 поступают счетные сигналы Со. с выходов 13-14 (Qi-Q4) снимаютс  состо ни  разр дов счетчика. Первые два разр да счетчика представл ют собой последовательное соединение счетных триггеров. При этом счетный сигнал дл  триггера 2 формируетс  пр мым выходом триггера 1. Счетные сигналы дл  триггеров 3 и 4 формируютс  сигналом Со при наличии разрешающего услови , определ емого состо ни ми предыдущих разр дов счетчика: , где .2 дл  триггера 3 и дл  триггера 4.Input 12 receives counting signals. From outputs 13-14 (Qi-Q4), the discharge status of the counter is removed. The first two bits of the counter are a series connection of counting triggers. In this case, the counting signal for trigger 2 is formed by the direct output of trigger 1. The counting signals for trigger 3 and 4 are generated by the signal Co when there is an enabling condition defined by the states of the previous bits of the counter: where .2 for trigger 3 and for trigger 4 .

Таким образом устройство обеспечивает достоверный счет с высоким быстродействием при малом числе соединений между элементами, что и обеспечивает повышен- 5 ную надежность.Thus, the device provides reliable counting with high speed with a small number of connections between elements, which ensures increased reliability.

Функции, формируемые на выходах .17 FI и 18 F2 расширени , предназначены дл  наращивани  разр дности счетчика с обеспечением малых задержек срабатывани  10 многоразр дного счетчика. Они описываютс  формулами ,FI Со QI Q2 Оз Qd- F2 Qi Q2 ОГСЬ. - При этом функци  FI  вл етс  счетным сигналом дл  п того разр да счетчика, а 15 функци  F2 служит синхросигналом счета последующих разр дов многоразр дного счетчика,The functions formed at the .17 FI and 18 F2 expansion outputs are intended to increase the counter size with the provision of small delays for triggering 10 multi-bit counter. They are described by the formulas, FI Co QI Q2 Oz Qd-F2 Qi Q2 OGOS. - In this case, the function FI is a counting signal for the fifth digit of the counter, and 15 the function F2 serves as a counting signal of the subsequent bits of the multi-bit counter,

Claims (1)

Формула изобретени  Четырехразр дный двоичный счетчик. 20 содержащий четыре счетных триггера, первый инвертор и два элемента И-НЕ. вход инвертора подключен к 1мине входного счетного сигнала, а пр мые выходы триггеров подключены к выходам считывани  соответ- 25 ствующих разр дов, отличающийс  тем. что, с целью повышени  надежности счетчика, в него введены второй инвертор и три элемента ИЛИ-НЕ, причем пр мой выход первого триггера подключен к счетному 30 входу второго триггера, входы первого элемента И-НЕ соединены с пр мыми выходами первого и второго триггеров, а его выход - с первыми входами первого и второго элементов ИЛИ-НЕ, второй вход первого эле- 5 мента ИЛИ-НЕ подключен к выходу первого ин вертора, вход которого соединен со счетным входом первого триггера и первым входом второго элемента И-НЕ, счетный вход третьего триггера соединен с 0 выходом первого элемента ИЛИ-НЕ, а его инверсный выход - с вторым входом второго элемента ИЛИ-НЕ. выход которого подключен к второму входу второго элемента И-НЕ. выход которого соединен с второй 5 выходной шиной расширени , входом второго инвертора и первым входом третьего элемента ИЛИ-НЕ, счетный вход четвертого триггера подключен к выходу второго инвертора, а его инверсный выход - к вто- 0 рому входу третьего элемента ИЛИ-НЕ, выход которого соединен с первой выходной шиной расширени  счетчика.Claims of Invention Four-digit binary counter. 20 containing four counting trigger, the first inverter and the two elements AND-NOT. the inverter input is connected to 1min of the input counting signal, and the forward outputs of the flip-flops are connected to the read outputs of the corresponding bits, differing in that. that, in order to increase the reliability of the counter, a second inverter and three OR-NOT elements are introduced into it, and the direct output of the first trigger is connected to the counting 30 input of the second trigger, the inputs of the first AND-NO element are connected to the direct outputs of the first and second triggers, and its output is with the first inputs of the first and second elements OR-NOT, the second input of the first element OR is NOT connected to the output of the first inverter, whose input is connected to the counting input of the first trigger and the first input of the second element AND-NOT, counting input of the third trigger with it is uniform with 0 output of the first element OR NONE, and its inverse output is with the second input of the second element OR NONE. the output of which is connected to the second input of the second element NAND. the output of which is connected to the second 5 output expansion bus, the input of the second inverter and the first input of the third element OR NOT, the counting input of the fourth trigger is connected to the output of the second inverter, and its inverse output is connected to the second input of the third element OR NOT, the output which is connected to the first output bus expansion counter.