SU1569957A1 - Digital filter - Google Patents

Abstract

Изобретение относитс  к технике цифровой обработки сигналов. Цель изобретени  - повышение чувствительности путем уменьшени  собственных шумов при отсутствии входного сигнала. Цифровой фильтр содержит АЦП 1, счетчик 2 адреса, сумматор 3, одновибраторы 4 и 5, тактовый г-р 6, нуль-орган 7, коммутаторы 8 и 16, регистр 9 сдвига, умножитель 10, блоки 11 и 12 пам ти, детектор 13 совпадений, реверсивный счетчик 14 и D-триггер 15. Дл  уменьшени  уровн  собственных шумов фильтра при нулевых входных сигналах в данном фильтре обеспечиваетс  устранение предельных циклов, обусловленных эффектом мертвой зоны. 5 ил.This invention relates to a digital signal processing technique. The purpose of the invention is to increase the sensitivity by reducing the intrinsic noise in the absence of an input signal. The digital filter contains ADC 1, counter 2 addresses, adder 3, single vibrators 4 and 5, clock r 6, null organ 7, switches 8 and 16, shift register 9, multiplier 10, memory blocks 11 and 12, detector 13 matches, a reversible counter 14 and a D-trigger 15. To reduce the intrinsic noise level of the filter with zero input signals, this filter eliminates limit cycles due to the dead zone effect. 5 il.

Description

§§

(Л(L

СПSP

оabout

СО СО СПCO SO SP

Изобретение относитс  к технике цифровой обработки сигналов и может быть йспблЪЗОвано в автоматике, электро- и радиосв зи, измерительной технике и т.п. дл  цифровой рекурсивной фильтрации сигналов.The invention relates to a digital signal processing technique and can be distinguished in automation, electrical and radio communications, measurement technology, and the like. for digital recursive filtering of signals.

Целью изобретени   вл етс  повышение чувствительности путем уменьшени  собственных шумов при отсутст- JQ вин входного сигнала.The aim of the invention is to increase the sensitivity by reducing the intrinsic noise in the absence of JQ input signal wines.

На фиг.1 приведена блок-схема предлагаемого устройства; на фиг.2 - временные диаграммы, по сн ющие работу предлагаемого устройства; на 5 фиг.З - блок-схема, соответствующа  одному из.возможных вариантов построени  детектора совпадений; на фиг.4 - один из возможных вариантов построени  регистра сдвига; на фиГ.5 - вре- 20 менные зависимости идеального и аппроксимированного отклика фильтра на одиночный ненулевой входной отсчет .Figure 1 shows the block diagram of the proposed device; 2 shows timing diagrams explaining the operation of the proposed device; 5, FIG. 3 is a block diagram corresponding to one of the possible options for constructing a coincidence detector; Fig. 4 shows one of the possible options for constructing a shift register; Figure 5 shows the time dependences of the ideal and approximated filter response to a single non-zero input sample.

Цифровой фильтр содержит аналоге- 25 цифровой преобразователь (АЦП) I, счетчик 2 адреса, сумматор 3, первый 4 и второй 5 одновибраторы, тактовый генератор 6, нуль-орган 7, первыйThe digital filter contains an analogue-25 digital converter (ADC) I, a counter of 2 addresses, an adder 3, the first 4 and a second 5 one-oscillators, a clock generator 6, a zero-body 7, the first

выходной сигналы умножител  10 равны Друг другу (по абсолютной величине) и отличны от нул , при этом, если выполнено условие 1), логическа  единица по вл етс  на выходе детектора 13 совпадений, который может быть построен, например, как показано на фиг.4, на основе сумматоров 18 по модулю два с инверсией элемента И 19, элемента ИЛИ 17, инвертора 20 и D-триггера 21. При совпадении значений во всех разр дах (кроме знакового) входных сравниваемых чисел на выходах всех сумматоров 18 по модулю два с инверсией по витс  логическа  единица, котора  пройдет на вход элемента И 19 при условии, что от нуль-органа 7 поступает также логическа  единица. Запрет срабатывани  детектора 13 совпадений от нулевых сигналов осуществл етс  элементом ИЛИ 17. С помощью инвертора.20 и D-триггера 21 выходной сигнал элемента И 19 прив зываетс  к задним фронтам выходного сигнала тактового генератора 6, при этом состо ние детектора 13 совпадений не мен етс  за врем  выполнени  текущего циклаthe output signals of the multiplier 10 are equal to each other (in absolute value) and are different from zero, and if condition 1 is fulfilled, a logical unit appears at the output of the coincidence detector 13, which can be constructed, for example, as shown in Fig.4 , based on adders 18 modulo two with inversion of element AND 19, element OR 17, inverter 20 and D-flip-flop 21. If the values in all bits (except for sign) of the input compared numbers at the outputs of all adders 18 modulo two with inversion coincide according to logical unit which will be held on od AND gate 19 provided that the logic unit also receives from zero body 7. The prohibition of triggering the detector 13 matches from zero signals is carried out by the element OR 17. Using an inverter 20 and a D-flip-flop 21, the output signal of the element 19 is connected to the falling edges of the output signal of the clock generator 6, while the state of the detector 13 coincidence does not change during the current cycle

коммутатор 8, регистр,9 сдвига, умно- JQ операций (умножение на весовой коэфжитель 10, первый блок 11 пам ти, второй блок 12 пам ти, детектор 13 совпадений реверсивного счетчика 14, D-триггер 15, второй коммутатор 16.switch 8, register, 9 shift, multiply-JQ operations (multiplication by weight coefficient 10, first memory block 11, second memory block 12, detector 13 for reversing counter 14, D-flip-flop 15, second switch 16.

Детектор 13 совпадений содержит элемент ИЛИ 17,-сумматоры 18 по мо- . дулю, элемент И 19, инвертор 20, В-тригг ер 21. Регистр 9 сдвига содержит инвертор 22, D-трнггеры 23 и 24.The coincidence detector 13 contains an element OR 17, -cummators 18 on its own. duli, element And 19, inverter 20, B-trigger er 21. Shift register 9 contains inverter 22, D-thringers 23 and 24.

Цифровой фильтр работает следующим образом.The digital filter works as follows.

Входной сигнал с помощью АЦП I дискретизируетс  с частотой FJ, (фиг.2а) и преобразуетс  в цифровую форму, после чего подаетс  на рекурсивный фильтр первого пор дка, построенный на сумматоре 3, регистре 9 сдвига и умножителе 10 и реализующий в Z-плоскости передаточную функцию H(Z) - (Z-b) , где b - весовой коэффициент умножител  10. Моменты смены состо ний на выходе АЦП 1 и регистра 9 сдвига показаны на фиг.26. Определение момента начала предельных циклов производитс  по совпадению двухThe input signal using ADC I is sampled at an FJ frequency (Fig. 2a) and digitized, and then fed to a first-order recursive filter built on adder 3, shift register 9 and multiplier 10 and realizing in the Z-plane function H (Z) - (Zb), where b is the weighting factor of the multiplier 10. The moments of the change of states at the output of the ADC 1 and the shift register 9 are shown in Fig. 26. The determination of the beginning of the limit cycles is made by coincidence of two

3535

4040

4545

5050

5555

цииент b и суммирование).bienentum and summation).

При отсутствии предельных циклов сигналы на выходе детектора 13 совпадений , D-триггера 15, нуль-органа 7 и первого одновибратора 4 равны нулю и первый коммутатор 8 проключает на вход сумматора выходной сигнал умнот жител  10, а второй коммутатор 16 проключает на выход всего устройства выходной сигнал регистра 9 сдвига.In the absence of limit cycles, the signals at the output of the detector 13 coincidences, D-flip-flop 15, zero-organ 7 and first one-shot 4 are zero and the first switch 8 connects the output of smart 10 to the input of the adder, and the second switch 16 turns the output of signal register 9 shift.

8этом случае очевидно, что работа устройства происходит так же, как и в известном устройстве. МоментыIn this case, it is obvious that the operation of the device is the same as in the known device. Moments

дискретизации сигнала в АЦП 1 и считывани  отсчетов из регистра 9 сдвига определ ютс  положительными фронтами выходного сигнала F-p (фиг.2а) тактового генератора 6. Дл  того, чтобы к моменту записи очередного результата обработки в регистр 9 сдвига успели завершитьс  все переходные процессы (в умножителе 10, сумматоре 3 и т.д.) запись в регистрsampling the signal in the A / D converter 1 and reading the samples from the shift register 9 are determined by the positive edges of the output signal Fp (Fig. 2a) of the clock generator 6. In order to record the next processing result in the shift register 9, all the transient processes (in the multiplier 10, adder 3, etc.) write to the register

9сдвига может производитьс , например , по заднему фронту сигнала F (фиг.2а), а считывание на умножитель 10 - по .переднему. Такой регистр сдвига легко может быть построен, например, как показано на9shift can be done, for example, on the falling edge of the signal F (Fig. 2a), and reading on the multiplier 10 is done on the front. Such a shift register can easily be constructed, for example, as shown in

следующих условий: 1) выходной сигнал АЦП 1 равен нулю, при этом на выходе нуль-органа 7 по вл етс  логическа  единица; 2) входной иthe following conditions: 1) the output signal of the A / D converter 1 is equal to zero, and a logical unit appears at the output of the null organ 7; 2) input and

выходной сигналы умножител  10 равны Друг другу (по абсолютной величине) и отличны от нул , при этом, если выполнено условие 1), логическа  единица по вл етс  на выходе детектора 13 совпадений, который может быть построен, например, как показано на фиг.4, на основе сумматоров 18 по модулю два с инверсией элемента И 19, элемента ИЛИ 17, инвертора 20 и D-триггера 21. При совпадении значений во всех разр дах (кроме знакового) входных сравниваемых чисел на выходах всех сумматоров 18 по модулю два с инверсией по витс  логическа  единица, котора  пройдет на вход элемента И 19 при условии, что от нуль-органа 7 поступает также логическа  единица. Запрет срабатывани  детектора 13 совпадений от нулевых сигналов осуществл етс  элементом ИЛИ 17. С помощью инвертора.20 и D-триггера 21 выходной сигнал элемента И 19 прив зываетс  к задним фронтам выходного сигнала тактового генератора 6, при этом состо ни детектора 13 совпадений не мен етс  за врем  выполнени  текущего циклаthe output signals of the multiplier 10 are equal to each other (in absolute value) and are different from zero, and if condition 1 is fulfilled, a logical unit appears at the output of the coincidence detector 13, which can be constructed, for example, as shown in Fig.4 , based on adders 18 modulo two with inversion of element AND 19, element OR 17, inverter 20 and D-flip-flop 21. If the values in all bits (except for sign) of the input compared numbers at the outputs of all adders 18 modulo two with inversion coincide according to logical unit which will be held on od AND gate 19 provided that the logic unit also receives from zero body 7. The prohibition of the triggering of the detector 13 from zero signals is carried out by the OR element 17. With the help of an inverter 20 and a D-flip-flop 21, the output signal of the And 19 element is connected to the falling edges of the output signal of the clock generator 6, while the coincidence detector 13 does not change during the current cycle

Q операций (умножение на весовой коэф5Q operations (multiplication by weight

00

5five

00

5five

цииент b и суммирование).bienentum and summation).

При отсутствии предельных циклов сигналы на выходе детектора 13 совпадений , D-триггера 15, нуль-органа 7 и первого одновибратора 4 равны нулю и первый коммутатор 8 проключает на вход сумматора выходной сигнал умнот жител  10, а второй коммутатор 16 проключает на выход всего устройства выходной сигнал регистра 9 сдвига.In the absence of limit cycles, the signals at the output of the detector 13 coincidences, D-flip-flop 15, zero-organ 7 and first one-shot 4 are zero and the first switch 8 connects the output of smart 10 to the input of the adder, and the second switch 16 turns the output of signal register 9 shift.

8этом случае очевидно, что работа устройства происходит так же, как и в известном устройстве. МоментыIn this case, it is obvious that the operation of the device is the same as in the known device. Moments

дискретизации сигнала в АЦП 1 и считывани  отсчетов из регистра 9 сдвига определ ютс  положительными фронтами выходного сигнала F-p (фиг.2а) тактового генератора 6. Дл  того, чтобы к моменту записи очередного результата обработки в регистр 9 сдвига успели завершитьс  все переходные процессы (в умножителе 10, сумматоре 3 и т.д.) запись в регистрsampling the signal in the A / D converter 1 and reading the samples from the shift register 9 are determined by the positive edges of the output signal Fp (Fig. 2a) of the clock generator 6. In order to record the next processing result in the shift register 9, all the transient processes (in the multiplier 10, adder 3, etc.) write to the register

9сдвига может производитьс , например , по заднему фронту сигнала F (фиг.2а), а считывание на умножитель 10 - по .переднему. Такой регистр сдвига легко может быть построен, например, как показано на9shift can be done, for example, on the falling edge of the signal F (Fig. 2a), and reading on the multiplier 10 is done on the front. Such a shift register can easily be constructed, for example, as shown in

фиг.5, на основе инвертора 22 D-триггеров 3 и 24,5, based on the inverter 22 D-flip-flops 3 and 24,

Если на каком-либо тактовом интервале по совпадению указанных ранее условий будет обнаружено возникновение предельных циклов, то по заднему фронту выходного сигнала Fg (фиг.2а) тактового генератора 6If the occurrence of limit cycles is detected at any clock interval due to the coincidence of the previously mentioned conditions, then on the falling edge of the output signal Fg (Fig. 2a) of the clock generator 6

детектор 13 совпадений перейдет в единичное состо ние (сигнал U.c, фиг.2в). По переднему фронту сигнала U дс (фиг.2в) второй одновибратор 5 сформирует короткий импульс U 0 (фиг.2г), устанавливающий счетчик 2 адреса в исходное нулевое состо ни и разрешающий запись выходного сигнала Y(n) U регистра 9 сдвига в первый блок 1I пам ти и в разр ды реверсивного счетчика 14. На выход устройства через коммутатор 16 в текущем тактовом интервале по-прежнему считываетс  выходной сигнал регистра 9 сдвига, поскольку изменени  выходного состо ни  D-триггера 15 управл ющего вторым коммутатором 16 (сигнал , фиг.2ж) еще не произошло .the coincidence detector 13 will go into one state (signal U.c, Fig. 2b). On the leading edge of the signal U ds (Fig. 2b), the second single vibrator 5 will form a short pulse U 0 (Fig. 2d), setting the address counter 2 to the initial zero state and allowing the output signal Y (n) U of the shift register 9 to be written to the first block 1I of the memory and in the bits of the reversible counter 14. The output of the shift register 9 is still read into the output of the device through the switch 16 in the current clock interval, since the output state changes of the D-flip-flop 15 controlling the second switch 16 (signal, FIG. 2g) has not happened yet.

После обнулени  в начале возникновени  предельного цикла счетчик 2 адреса начинает просчитывать тактовые импульсы (F , фиг,2а), подаваемые на него от тактового генератора 6 (положим дл  определенности, что счетчик 2 измен ет свое состо ние по передним фронтам тактовых импульсов F.J., (фиг.2а). Выходные сигналы счетчика 2, поступа  на часть адресных входов второго блока 12 пам ти, обеспечивают последовательное считывание на тактовый вход реверсивного счетчика некоторой последовательности (п), состо щей из путей и единиц (на каждом тактовом интервале считываетс  один бит). Блок 12 пам ти хранит несколько последовательностей fl (n) и выбор какой-либо одной из них определ етс  тем, что на соответствующие адресные выходы второго блока 12 пам ти с выхода первого блока 11 пам ти подаетс  двоичное число, соответствующее значению Y(n) U выходного сигнала регистра 9 сдвига, при котором возник предельный цикл. Пример определени  одной из последовательностей д(п) при |Ь| 0,9 и U 5q (q - шаг квантовани , U - значение выходного сигнала регистра 9 сдвига в момент зацикливани ) показанAfter zeroing at the beginning of the occurrence of the limit cycle, the counter 2 addresses begins to calculate the clock pulses (F, FIG. 2a) supplied to it from the clock generator 6 (we assume for definiteness that the counter 2 changes its state along the leading edges of the clock pulses FJ, ( 2a). The output signals of the counter 2, acting on a part of the address inputs of the second memory block 12, provide a sequential readout to the clock input of a reversible counter of a certain sequence (n) consisting of paths and ones (on each clock input one bit is read.) Memory block 12 stores several sequences fl (n) and the choice of any one of them is determined by the fact that a binary number is supplied to the corresponding address outputs of the second memory block 12 from the output of the first memory block 11, corresponding to the value Y (n) U of the output signal of the shift register 9 at which the limit cycle arose. Example of determining one of the sequences g (n) with | b | 0.9 and U 5q (q is the quantization step, U is the value of the output signal of the register 9 shift at the time of looping) is shown

10ten

1515

2525

569957 569957

графически на фиг.6, где черными кружками показаны отсчеты, соответствующие отклику идеального фильтра (без округлени  результатов произведений в умножителе 10) на входной сигнал U, О, О, О,... (Us данном случае равно 5), а крестиками отмечены аппроксимированные с точностью до шага квантовани  значени  отклика идеального фильтра; над осью абсцисс показана последовательность Мп), (п) равно единице в тех случа х , когда значение аплроксимиров,ан- ного отклика Q(n) должно быть уменьшено на один шаг квантовани . При установке реверсивного счетчика 14 в состо ние U (выходной сигнал регистра 9 сдвига в момент возникнове- 20 ни  предельного цикла) и последующей подаче на его вычитающий вход послег- довательности (n) соответствующей данным значени м U и Ъ, на выходе реверсивного счетчика 14 будет формироватьс  последовательность двоичных чисел, аппроксимирующих значение от- v клика идеального фильтра на сигнал U, О, О,... . При по влении единичного сигнала на выходе D-триггера 15 (сигнал U,у, фиг.2ж) именно эта последовательность чисел будет проключать- с  на выход устройства через второй коммутатор 16, регистр 9 сдвига от выхода устройства отключаетс , чем и обеспечиваетс  устранение предельных циклов на выходе устройства. Выходной сигнал реверсивного счетчика 14, как показано на фиг.2, дополн етс  знаковым разр дом с выхода умно- 40 жител  10, что обеспечивает правильность чередовани  знаков выходных отсчетов при работе устройства в мертвой зоне.graphically in FIG. 6, where black circles show the samples corresponding to the response of the ideal filter (without rounding the results of the products in multiplier 10) to the input signal U, O, O, O, ... (Us this case is equal to 5), and crosses are marked approximated to the quantization step of the ideal filter response value; above the abscissa axis is shown the sequence Mn), (n) is equal to one in those cases when the value of the approxiximer, the anneal response Q (n) should be reduced by one quantization step. When the reversible counter 14 is set to the state U (the output signal of the shift register 9 at the moment of the occurrence of the 20 limit cycle) and then fed to its subtracting input of the sequence (n) corresponding to the given values of U and b, the output of the reversible counter 14 a sequence of binary numbers will be formed that approximate the value of the response of the ideal filter to the signal U, O, O, .... When a single signal appears at the output of the D-flip-flop 15 (signal U, y, Fig. 2g), this sequence of numbers will be output to the device through the second switch 16, the shift register 9 from the device output is turned off, which ensures the elimination of cycles at the output of the device. The output signal of the reversible counter 14, as shown in FIG. 2, is complemented by a significant bit from the output of the intelligent 40 inhabitant 10, which ensures the correctness of the alternation of the signs of the output samples when the device is operating in the dead zone.

Выход устройства из мертвой зоны происходит, когда на входе устройства снова по вл етс  нулевой сигнал. При этом выходной сигнал (инофиг.2д) нуль-органа 7 снова принимает нулевое значение, и задним фронтом запускает первый одновибратор 4, формирующий на своем выходе импульс (сигналThe output of the device from the dead zone occurs when a zero signal appears at the input of the device. At the same time, the output signal (inigg.2d) of the zero-body 7 again takes a zero value, and the trailing edge triggers the first one-vibrator 4, which forms a pulse at its output (signal

30thirty

3535

4S4S

5050

U0) , фиг.2е), перекрывающий задний фронт текущего положительного полу- периода выходного сигнала F-р (фиг.2а) тактового генератора 6, и обеспечивающий проключение на вход сумматора 3 через первый коммутатор 8 выходного сигнала реверсивного счетчика и знакового разр да с выхода умножител  10, это число к моменту записи в регистр 9 сдвига по заднему фронту выходного сигнала Fo (фиг.2а) тактового генератора 6 складываетс  в сумматоре 3 с входным отсчетом. В следующем тактовом интервале возвращаетс  в нулевое состо ние выходной сигнал U )5 (фнг.2ж) D-триггера 15 и возобновл етс  считывание на выход устройства через второй коммутатор 16 выходного сигнала регистра 9 сдвига и устройство возвращаетс  к. такому же режиму работы, как в известном фильтре.U0), Fig. 2e), which covers the falling edge of the current positive half-period of the output signal F-p (Fig. 2a) of the clock generator 6, and ensures that the input of the adder 3, through the first switch 8, outputs the output signal of the reversible counter and sign bit the output of the multiplier 10, this number by the time of writing to the shift register 9 on the falling edge of the output signal Fo (Fig. 2a) of the clock generator 6 is added in the adder 3 with the input count. In the next clock interval, the output signal U) 5 (FNG2) D-flip-flop 15 returns to the zero state, and reading to the device output is resumed via the second switch 16 of the output signal of the shift register 9 and the device returns to the same mode of operation as in the famous filter.

Коммутаторы 8 и 16 могут быть выполнены на базе мультиплексоров (например , 561 КП1, 564 КП2 и т.д.), управл емых двоичным кодом, Одновиб- раторы 4 и 5 могут быть выполнены на базе последовательно соединенных дифференцирующего звена и порогового устройства (дл  одновибратора 4, формирующего импульс по заднему фронSwitches 8 and 16 can be made on the basis of multiplexers (for example, 561 KP1, 564 KP2, etc.) controlled by a binary code, while one-oscillators 4 and 5 can be made on the basis of serially connected differentiating link and threshold device (for one-shot 4, forming a pulse on the falling edge

ту, на входе необходимо дополнитель- 25 и второй коммутатор, выход которогоOne additional 25 is required at the input, and the second switch, the output of which

но включить инвертор). Блок пам ти 11 может быть выполнен на D-триггерах, а блок I2 пам ти - на прожигаемом ,ПЗУ, Нуль-орган 7 можно реализовать на многовходной- схеме 1-1, обеспечивающей логическое перемножение инвертированных разр дов входного двоичного числа. Построение других блоков устройства было рассмотрено.but turn on the inverter). The memory block 11 can be executed on D-flip-flops, and the memory block I2 - on burned, ROM, Zero-organ 7 can be implemented on a multiple-input circuit 1-1, which provides logical multiplication of the inverted bits of the input binary number. The construction of other units of the device has been reviewed.

Технико-экономическа  эффективность предлагаемого устройства по сравнению с известным заключаетс  в уменьшении уровн  собственных шумов при нулевых входных сигналов за счетThe technical and economic efficiency of the proposed device in comparison with the known one consists in reducing the level of intrinsic noise at zero input signals due to

устранени  предельных циклов, обуслов- Q ционному входу которого, информацион- ленных эффектом мертвой зоны.ным входам первого блока пам ти, реВ данном цифровом фильтре фиксируетс  момент возникновени  предельных циклов, после чего на выход проклю- чаютс  не отсчеты предельных циклов, 45 циркулирующие по петле обратной св зи фильтра, а аппроксимированные значени  отклика идеального фильтра (без округлени  результатов произведений ) на сигнал U, 0, 0,,.,-, где U - CQ значение отсчета ц момент зацикливани .elimination of limit cycles, the conditional input of which, the information of the dead zone effect. The inputs of the first memory block, the peR of this digital filter, record the time of the occurrence of limit cycles, after which the output of limit cycles 45 the feedback loop of the filter, and the approximate values of the response of the ideal filter (without rounding up the results of the products) to the signal U, 0, 0 ,,., -, where U is the CQ value of the reference point, i is the looping time.

Claims (1)

Формула изобретени Invention Formula Цифровой фильтр, содержащий последовательно соединенные аналого-цифровой преобразователь, вход которого  вл етс  входом цифрового фильтра, сумматор, регистр сдвига и умножитель, к тактовым входам регистра сдвига и аналого-цифрового преобразовател A digital filter containing series-connected analog-to-digital converter, whose input is a digital filter input, an adder, a shift register and a multiplier, to the clock inputs of the shift register and the analog-to-digital converter подключен выход тактового генератора, отличающийс  тем, что, с целью повышени  чувствительности путем уменьшени  собственных шумов при отсутствии входного сигнала,connected to the output of the clock generator, characterized in that, in order to increase sensitivity by reducing the intrinsic noise in the absence of an input signal, c введены первый блок пам ти, последовательно соединенные нуль-орган, к входу которого подключен выход аналого-цифрового преобраэоват ел , первый одновибратор и первый комму-c the first block of memory is inserted, the null-organ connected in series, to the input of which the output of the analog-digital converter is connected, the first one-shot and the first switch Q татор, пыход которого подключен к второму входу сумматора, последовательно соединенные детектор совпадени , к первому входу которого подключен выход нуль-органа, D-триггерQ tator, the twist of which is connected to the second input of the adder, a coincidence detector connected in series, the first input of which is connected to the output of the zero-organ, D-trigger 00 5five  вл етс  Выходом цифрового фильтра, последовательно соединенные второй одновибратор., к входу которого подключен выход детектора совпадени , счетчик адреса, второй блок пам ти, к адресному входу которого подключен выход первого блока пам ти, и реверсивный счеччик, выходы знакового разр да которого и умножител  подключены к первому входу первого коммутатора , к второму входу которого и второму входу детектора совпадений подключены выход умножител  и второй вход второго коммутатора, к информа-is a digital filter output, serially connected to the second one-shot; the input of which matches the output of the coincidence detector, the address counter, the second memory block, to the address input of which the output of the first memory block is connected, and the reversible counter, the outputs of which bit and multiplier connected to the first input of the first switch, the second input of which and the second input of the coincidence detector are connected to the output of the multiplier and the second input of the second switch, to the information версивного счетчика и де гектора совпадений подключен выход регистра сдвига , а выход второго одновибратора подключен к управл ющему входу первого блока пам ти и входу разрешени  установки реверсивного счетчика, при этом выход тактового генератора подключен к стробируыщему входу детектора совпадений, тактовому входу D-триггера и тактовому входу счетчика адреса .A counter counter and a coincidence detector are connected to the output of the shift register, and the output of the second one-shot is connected to the control input of the first memory block and the enable input of the reversible counter, while the clock output is connected to the gate input of the coincidence detector, the clock input of the D-trigger and clock the entrance of the address counter. Фиг.зFig.z iQ()iQ () Фиг. 4FIG. four