RU2076455C1 - Preset code combination pulse selector - Google Patents

Abstract

FIELD: pulse engineering, can be used in data processing, control and measuring devices, in particular, can be used in devices intended for reception of binary pulse position codes for selection of a sequence of preset code combinations from the input stream of data, for instance, for selection of address parts of data words and for subsequent switching of the remaining parts of these data words. SUBSTANCE: preset code combination pulse selector has the first and second shift registers, first, second and third decoders, pulse counter, first and second flip-flops, first and second OR gates, clock pulse generator, first and second AND gates, inverter, reset line, clock line, data input and output lines, it also uses a switch, storage third AND gate, PS flip-flop, fourth decoder and a group of n AND gates, whose outputs are connected to the additional selector outputs (from the first to the n-th), and the (n+1)-th additional output of the selector is connected to the output of the third AND gate and to the S-input of the RS flip-flop. The output line is connected to the output of the second AND gate and to the second input of the first OR gate, whose output os connected to the R-input of the RS flip-flop and to the storage control input, and the first input - to the selector reset line. EFFECT: expanded functional abilities. 4 dwg

Description

Изобретение относится к импульсной технике и может быть использовано в аппаратуре обработки информации, управления и измерения, в частности в устройствах приема двоичных импульсных позиционных кодов для выделения последовательности заданных кодовых комбинаций из входного потока информации, например для выделения адресных частей информационных слов и последующей коммутации остальных частей этих слов, содержащих данные. The invention relates to a pulse technique and can be used in equipment for processing information, control and measurement, in particular in devices for receiving binary pulse positional codes for extracting a sequence of predetermined code combinations from an input information stream, for example, for extracting address parts of information words and subsequent switching of the remaining parts these words containing data.

Известен селектор импульсов заданной кодовой комбинации [1] содержащий сдвиговый регистр, первый логический дешифратор, счетчик импульсов, второй логический дешифратор, триггер, первый и второй элементы ИЛИ. В данном устройстве информационный вход соединен с информационным входом сдвигового регистра, а тактовый вход с тактовыми входами регистра и счетчика импульсов, выходы которого подключены к соответствующим входам второго логического дешифратора, выход которого соединен с вторым S-входом триггера, первый S-вход которого подключен к выходу второго элемента ИЛИ, R-вход к второму входу первого элемента ИЛИ и к входу начала слова устройства, а выход к выходу устройства и к первому входу первого элемента ИЛИ, выход которого соединен с входами установки в ноль счетчика и регистра, выходы которого соединены с соответствующими входами первого логического дешифратора, выходы которого соединены со входами второго элемента ИЛИ. Данное устройство ненадежно селектирует кодовые слова, у которых в первом адресном разряде ноль, при этом возможен пропуск слова с "чужим" адресом. Known pulse selector of a given code combination [1] containing a shift register, a first logical decoder, pulse counter, a second logical decoder, trigger, first and second elements OR. In this device, the information input is connected to the information input of the shift register, and the clock input is with the clock inputs of the register and pulse counter, the outputs of which are connected to the corresponding inputs of the second logical decoder, the output of which is connected to the second S-input of the trigger, the first S-input of which is connected to the output of the second OR element, the R-input to the second input of the first OR element and to the input of the beginning of the word of the device, and the output to the output of the device and to the first input of the first OR element, the output of which is connected to the inputs SETTING counter to zero and the register outputs are connected to corresponding inputs of the first logic decoder, which outputs are connected to the inputs of the second OR gate. This device does not reliably select codewords that have zero in the first address category, and it is possible to skip a word with a "foreign" address.

Известно также устройство для выделения кодовой комбинации [2] содержащее мультиплексор, триггер и счетчик, разрядные выходы которого подключены к управляющим входам мультиплексора. Кроме того, в данное устройство входят делитель частоты и элемент ИЛИ-НЕ, выход которого подключен к объединенным установочным входам делителя частоты, триггера и счетчика, вход которого объединен с первым входом элемента ИЛИ-НЕ и входом записи триггера и подключен к выходу делителя частоты, второй вход элемента ИЛИ-НЕ соединен с выходом мультиплексора, первый вход которого, объединенный с входом триггера, является входом устройства, прямой выход триггера подключен к входам мультиплексора, соответствующим логическим единицам в кодовой комбинации, а инверсный выход триггера подключен к входам мультиплексора, соответствующим логическим нулям в кодовой комбинации, причем выход переполнения счетчика является выходом устройства, тактовым входом которого является вход делителя частоты. Also known is a device for extracting a code combination [2] comprising a multiplexer, a trigger and a counter, the bit outputs of which are connected to the control inputs of the multiplexer. In addition, this device includes a frequency divider and an OR-NOT element, the output of which is connected to the combined installation inputs of the frequency divider, trigger and counter, the input of which is combined with the first input of the OR-NOT element and the trigger recording input and connected to the output of the frequency divider, the second input of the OR element is NOT connected to the output of the multiplexer, the first input of which, combined with the input of the trigger, is the input of the device, the direct output of the trigger is connected to the inputs of the multiplexer, corresponding to logical units in the code to combination, and the inverse output of the trigger is connected to the inputs of the multiplexer corresponding to logical zeros in the code combination, and the counter overflow output is the output of the device, the clock input of which is the input of the frequency divider.

Кроме того, известно устройство для обнаружения кодовых комбинаций [3] содержащее входной регистр сдвига, счетчик, последовательно соединенные триггер и элемент И, а также компаратор, дополнительный регистр сдвига, элементы ИЛИ-НЕ и И-НЕ, при этом первый и второй входы входного регистра сдвига являются соответственно сигнальным входом и входом тактовой частоты устройства, первые n входов компаратора соединены с соответствующими выходами входного регистра сдвига, выход переполнения которого соединен с первым входом элемента ИЛИ-НЕ, с входом установки в единичное состояние триггера, с входом сброса дополнительногорегистра сдвига и с входом записи счетчика, выходы разрядов которого соединены с соответствующими вторыми n входами компаратора, выход которого соединен с другим входом элемента И, нулевой выход триггера через элемент ИЛИ-НЕ соединен с первым входом элемента И-НЕ, выход которого соединен со счетным входом счетчика и со счетным входом дополнительного регистра сдвига, выход одного из разрядов которого соединен с входом сброса триггера, причем другой вход элемента И-НЕ является входом опорной частоты, информационный вход дополнительного регистра сдвига является входом "Логическая 1", а n информационных входов счетчика являются входом одной из кодовых комбинаций. In addition, it is known a device for detecting code combinations [3] containing an input shift register, a counter, a serially connected trigger and an AND element, as well as a comparator, an additional shift register, OR-NOT and AND-NOT elements, with the first and second inputs of the input the shift register are respectively the signal input and the input of the clock frequency of the device, the first n inputs of the comparator are connected to the corresponding outputs of the input shift register, the overflow output of which is connected to the first input of the OR-NOT element, with the input ohms of setting the trigger to a single state, with the reset input of the additional shift register and with the counter recording input, the discharge outputs of which are connected to the corresponding second n inputs of the comparator, the output of which is connected to another input of the AND element, the zero output of the trigger through the OR-NOT element is connected to the first input AND-NOT element, the output of which is connected to the counting input of the counter and to the counting input of the additional shift register, the output of one of the bits of which is connected to the trigger reset input, the other input of the element AND is NOT an input of the reference frequency, the information input of the additional shift register is the input "Logical 1", and n information inputs of the counter are the input of one of the code combinations.

В рассмотренных выше устройствах не предусмотрены анализ требуемой длительности паузы между входными словами и возможность работы в цикловом режиме приема информации. The devices discussed above do not provide an analysis of the required pause duration between input words and the possibility of working in a cyclic mode of receiving information.

Наиболее близким к предлагаемому устройству является селектор импульсов заданной кодовой комбинации [4] выбранный за прототип, функциональная схема которого приведена на фиг. 3, а диаграммы работы на фиг. 4. Closest to the proposed device is a pulse selector of a given code combination [4] selected for the prototype, a functional diagram of which is shown in FIG. 3, and the operation diagrams in FIG. 4.

Этот селектор импульсов заданной кодовой комбинации содержит первый сдвиговый регистр 1, первый дешифратор 2, счетчик импульсов 3, второй дешифратор 4, первый триггер 5, первый и второй элементы ИЛИ 6 и 7, второй сдвиговый регистр 8, генератор тактовых импульсов 9, третий дешифратор 10, второй триггер 11, первый и второй элементы И 12 и1 3, инвертор 14. При этом информационный вход селектора соединен с D-входом регистра 1, тактовый вход селектора с D-входом регистра 8, тактовым входом счетчика 3 и первым входом элемента И 12, вход сброса селектора с R-входом регистра 8 и тактовым входом триггера 5, S вход которого соединен с выходом дешифратора 4, R-вход - синверсным выходом триггера 11, прямой выход с первым входом элемента И 13, а инверсный выход со вторым входом элемента И 12, выход которого подключен к тактовому входу регистра 1, выходы которого соединены с соответствующими входами дешифратора 2, выходы которого подключены к входам элемента ИЛИ 6, выход которого соединен с вторым входом элемента И 13, выход которого является выходом селектора. Выход генератора тактовых импульсов 9 соединен с тактовым входом регистра 8, выходы которого соединены с входами элемента ИЛИ 7, выход которого подключен к входу инвертора 14, выход которого соединен с R-входом счетчика 3 и S-входом триггера 11. Выходы счетчика 3 соединены с соответствующими входами дешифраторов 4 и 10, выход последнего соединен с тактовым входом триггера 11, прямой выход которого подключен к входу разрешения счета счетчика 3. D-входы обоих триггеров 5 и 11 соединены с общей шиной устройства. This pulse selector of a given code combination contains the first shift register 1, the first decoder 2, the pulse counter 3, the second decoder 4, the first trigger 5, the first and second elements 6 or 7, the second shift register 8, the clock generator 9, the third decoder 10 , the second trigger 11, the first and second elements And 12 and 1-3, the inverter 14. In this case, the information input of the selector is connected to the D-input of register 1, the clock input of the selector with the D-input of register 8, the clock input of the counter 3 and the first input of the element And 12 , reset input selector with R-input p the register 8 and the clock input of the trigger 5, the S input of which is connected to the output of the decoder 4, the R-input is the synchronous output of the trigger 11, the direct output is with the first input of the element And 13, and the inverse output with the second input of the element And 12, the output of which is connected to the clock the input of register 1, the outputs of which are connected to the corresponding inputs of the decoder 2, the outputs of which are connected to the inputs of the element OR 6, the output of which is connected to the second input of the element And 13, the output of which is the output of the selector. The output of the clock generator 9 is connected to the clock input of the register 8, the outputs of which are connected to the inputs of the OR element 7, the output of which is connected to the input of the inverter 14, the output of which is connected to the R-input of the counter 3 and the S-input of the trigger 11. The outputs of the counter 3 are connected to the corresponding inputs of the decoders 4 and 10, the output of the latter is connected to the clock input of the trigger 11, the direct output of which is connected to the counter resolution input of the counter 3. The D-inputs of both triggers 5 and 11 are connected to the device common bus.

Данное устройство предназначено для выделения определенных слов из потока информационных кодовых слов (потока данных), поступающих на информационный вход селектора. Кодовые слова представляют собой последовательные двоичные коды определенной разрядности, сопровождаемые пачками тактовых импульсов. Наличие импульса в разряде кодирует логическую "1", отсутствие логический "0". Несколько первых разрядов слова адресные, остальные информационные. Селектор использует адресные разряды для определения искомого информационного слова и, если это слово пришло, то на выходе селектора появляется прямоугольный импульс, позволяющий устройствам, подключенным к выходу селектора, выделять информационную часть отселектированного кодового слова, т.е. фактически на выходе селектора будет строб, охватывающий информационную часть нужного слова. This device is designed to highlight certain words from the stream of information code words (data stream) received at the information input of the selector. Code words are sequential binary codes of a certain bit capacity, followed by bursts of clock pulses. The presence of a pulse in the discharge encodes a logical "1", the absence of a logical "0". The first few digits of the word are addressed, the rest are informational. The selector uses address bits to determine the desired information word and, if this word has arrived, a rectangular pulse appears at the output of the selector, allowing devices connected to the output of the selector to highlight the information part of the selected code word, i.e. in fact, at the output of the selector there will be a strobe covering the information part of the desired word.

В исходном состоянии после включения электропитания в устройстве приходит импульс начального сброса, который устанавливает в ноль регистр 8 и триггер 5. При этом на выходе элемента ИЛИ 8 устанавливается логический "0", а на выходе инвертора 14 логическая "1" (фиг. 4.4). На прямом выходе триггера 5 по заднему фронту импульса сброса установится логический "0" (фиг. 4.10), запрещающий прохождение через элемент И 13 сигнала на выход селектора (фиг. 4.13). На инверсном выходе триггера 5 логическая "1" (фиг. 4.9), которая разрешает прохождение импульсов с тактового входа селектора через элемент И 12 на тактовый вход регистра 1, но пока не началось очередное информационное слово на тактовом и на информационном входах селектора логический "0" (фиг. 4.1; 4.2; 4.11). На выходах дешифраторов 4 и 10, а также элемента ИЛИ 6 - логический "0" (фиг. 4.5; 4.6; 4.12). На инверсном выходе триггера 11 - логический "0" (фиг. 4.7), а прямом выходе логическая "1" (фиг. 4.8), разрешающая счет в счетчике 3. In the initial state, after turning on the power, the device receives an initial reset pulse, which sets register 8 and trigger 5 to zero. In this case, the output of the OR element 8 is set to logical "0", and the output of the inverter 14 is set to logical "1" (Fig. 4.4) . At the direct output of trigger 5, a logical “0” will be established on the trailing edge of the reset pulse (Fig. 4.10), which prohibits the signal from passing through the And 13 element to the selector output (Fig. 4.13). On the inverted output of trigger 5, the logic is “1” (Fig. 4.9), which allows the passage of pulses from the clock input of the selector through the And 12 element to the clock input of register 1, but until the next information word on the clock and information inputs of the selector is logical “0 "(Fig. 4.1; 4.2; 4.11). At the outputs of the decoders 4 and 10, as well as the element OR 6 - logical "0" (Fig. 4.5; 4.6; 4.12). On the inverted output of trigger 11 is a logical "0" (Fig. 4.7), and a direct output is a logical "1" (Fig. 4.8), which allows counting in counter 3.

С приходом первого разряда какого-либо информационного кодового слова на информационный вход селектора, на его тактовый вход начинает поступать пачка импульсов, количество которых совпадает с числом разрядов в слове, а по времени каждый импульс совпадает с соответствующим разрядом слова. По переднему фронту первого тактового импульса значение первого разряда кода запишется в регистр 1. Количество разрядов этого регистра равно количеству адресных разрядов в кодовом слове (Na). Одновременно тактовые импульсы начинают поступать на D-вход регистра 8, на тактовый вход которого идут импульсы с выхода генератора тактовых импульсов 9 (см. фиг. 4.3). Разрядностьрегистра 8 определяется из требования минимально допустимой длительности паузы между кодовыми словами, поступающими на информационный вход селектора. Предположим, что длительность паузы не может быть меньше τ_n= N_п•T_и, где N_n целое число, Ти период следования импульсов в тактовой пачке кодового слова. Тогда для устойчивой записи тактовых импульсов в регистр 8 импульсы генератора 9 должны идти с периодом следования Ти/Q (иначе возможен пропуск одного или нескольких тактов), где Q скважность импульсов тактовой пачки кодового слова (в рассматриваемом случае Q 2). Очевидно, что регистр 8 должен иметь Q•N_n разрядов. С приходом первого импульса пачки на D-вход регистра 8 по переднему фронту следующего импульса генератора 9 в первый разряд регистра 8 запишется логическая "1", что приведет к появлению логического "0", на выходе инвертора 14 (фиг. 4.4), что, в свою очередь, сигнализирует о начале поступления на информационный вход селектора кодового слова. При этом счетчик 3 перестает удерживаться по R-входу и начинает считать импульсы пачки с тактового входа селектора, а триггер 11 не удерживается больше по S-входу. Счетчик 3 должен определять формат как адресной части кодового слова, так и формат всего слова, поэтому разрядность счетчика 3 выбирается из соотношения М ≥log₂N_c, где N_c число разрядов во всем слове, Nc > Na. Дешифраторы 2, 4 и10 представляют собой обычные логические дешифраторы двоичного кода, например, в позиционный десятичный (или восьмеричный). По заднему фронту каждого импульса тактовой пачки число, записанное в счетчик 3, увеличивается на единицу. Одновременно по переднему фронту каждого импульса тактовой пачки в регистр 1 записывается адресная часть кодового слова. Когда в регистр 1 запишутся первые Na разрядов слова (адрес), и если этот адрес совпадает с одной из искомых кодовых комбинаций, на которые настроен дешифратор 2, то по переднему фронту Na-го тактового импульса пачки на выходе элемента ИЛИ 6 появится логическая "1" (фиг. 4.12). По заднему фронту этого же тактового импульса на выходе дешифратора 4 появится также логическая "1" (фиг. 4.5), так как этот дешифратор настроен на число Na. При этом триггер 5 перебросится в противоположное состояние: логическая "1" по прямому выходу (фиг. 4.10), логический "0" по инверсному (фиг. 4.9), закрыв, тем самым, прохождение тактовых импульсов через элемент И 12 на регистр 1 и открыв элемент И 13 для прохождения сигнала с выхода элемента ИЛИ 6 на выход селектора (фиг. 4.11; 4.12; 4,13).With the arrival of the first bit of any information code word at the information input of the selector, a packet of pulses begins to arrive at its clock input, the number of which coincides with the number of bits in the word, and in time each pulse coincides with the corresponding bit of the word. On the leading edge of the first clock pulse, the value of the first bit of the code is written to register 1. The number of bits of this register is equal to the number of address bits in the code word (Na). At the same time, clock pulses begin to arrive at the D-input of register 8, to the clock input of which there are pulses from the output of the clock generator 9 (see Fig. 4.3). The size of the register 8 is determined from the requirement of the minimum allowable pause duration between the code words received at the information input of the selector. Suppose that the pause duration cannot be less than τ _n = N _p • T _and , where N _{n is} an integer, T is the pulse repetition period in the clock packet of the code word. Then, for a stable recording of clock pulses in the register 8, the pulses of the generator 9 should go with a period of Ti / Q (otherwise, one or several clock cycles may be missed), where Q is the duty cycle of the pulses of the clock packet of the code word (in this case, Q 2). Obviously, register 8 must have Q • N _n bits. With the arrival of the first pulse of the packet to the D-input of register 8 along the leading edge of the next pulse of the generator 9, the logical “1” is written in the first bit of register 8, which will lead to the appearance of a logical “0” at the output of the inverter 14 (Fig. 4.4), which in turn, signals the beginning of receipt at the information input of the codeword selector. In this case, the counter 3 ceases to be held at the R-input and begins to count the burst pulses from the clock input of the selector, and the trigger 11 is no longer held at the S-input. Counter 3 must determine the format of both the address part of the code word and the format of the whole word, therefore, the length of the counter 3 is selected from the relation M ≥log ₂ N _c , where N _{c is the} number of bits in the whole word, Nc> Na. Decoders 2, 4, and 10 are ordinary logical binary code decoders, for example, in positional decimal (or octal). On the trailing edge of each clock pulse, the number written to counter 3 increases by one. At the same time, the address part of the code word is written to the register 1 along the leading edge of each pulse of the clock packet. When the first Na bits of the word (address) are written to register 1, and if this address matches one of the desired code combinations that decoder 2 is configured for, then the logical "1 will appear on the leading edge of the Na-th clock pulse of the packet at the output of OR 6 "(Fig. 4.12). On the trailing edge of the same clock pulse, a logical “1” will also appear at the output of the decoder 4 (Fig. 4.5), since this decoder is set to the number Na. In this case, trigger 5 will be transferred to the opposite state: logical "1" on the direct output (Fig. 4.10), logical "0" on the inverse (Fig. 4.9), thereby closing the passage of clock pulses through the And 12 element to register 1 and opening the AND element 13 for the signal from the output of the OR element 6 to the output of the selector (Fig. 4.11; 4.12; 4,13).

Счетчик 3 продолжает считать тактовые импульсы и после окончания адресной части в кодовом слове, и с приходом заднего фронта Nс-го импульса на выходе дешифратора 10 появляется логическая "1" (фиг. 4.6), так как этот дешифратор настроен на число Nc. При этом состояние триггера 11 изменится на противоположное: логическая "1" по инверсному выходу (фиг. 4.7) и логический "0" по прямому (фиг. 4.8), т.к. D-вход этого триггера имеет потенциал общей шины устройства. Счет в счетчике 3 запрещается, а триггер 5 устанавливается в состояние логического "0" по прямому выходу и в логическую "1" по инверсному (фиг. 4.9 и 4.10), т.е. еще по (Na + 1)-му тактовому импульсу пачки с S-входа этого триггера была снята логическая "1" (фиг. 4.5). Тем самым, элемент И 12 снова открывается для прохождения на регистр 1 тактовых импульсов пачки, но пачка уже окончилась, а элемент И 13 закрывается, и импульс на выходе селектора заканчивается. Counter 3 continues to count clock pulses both after the end of the address part in the code word and with the arrival of the trailing edge of the Ns-th pulse at the output of the decoder 10 appears logical “1” (Fig. 4.6), since this decoder is set to the number Nc. In this case, the state of the trigger 11 will change to the opposite: a logical "1" on the inverse output (Fig. 4.7) and a logical "0" in the direct (Fig. 4.8), because The D-input of this trigger has the potential of a common device bus. Counting in counter 3 is prohibited, and trigger 5 is set to logical “0” by direct output and to logical “1” by inverse (Fig. 4.9 and 4.10), i.e. even by the (Na + 1) th clock pulse of the packet, the logical “1” was removed from the S-input of this trigger (Fig. 4.5). Thus, the And 12 element is again opened for passing to the register 1 clock pulses of the packet, but the pack has already ended, and the And 13 element is closed, and the pulse at the output of the selector ends.

Таким образом, этот выходной импульс-строб охватывает только информационную часть кодового слова, адрес которого совпадает с одной из кодовых комбинаций, на которые настроен селектор. При этом с окончанием слова, выходной сигнал также окончился, что исключает попадание импульсных помех в устройства, подключенные к выходу селектора и активизируемые его выходными сигналами (например, коммутаторы или запоминающие устройства). Thus, this output pulse-strobe covers only the information part of the codeword, the address of which coincides with one of the code combinations to which the selector is configured. At the same time, with the end of the word, the output signal also ended, which eliminates the ingress of impulse noise into devices connected to the output of the selector and activated by its output signals (for example, switches or storage devices).

После окончания последнего импульса тактовой пачки с передним фронтом следующего импульса генератора 9 в регистр 8 запишется в первом разряде ноль, но на выходе инвертора 14 будет по-прежнему логический "0", т.е. в остальных разрядах этого регистра будут записаны логические "1". И так будет до тех пор, пока хотя бы в одном разряде регистра 8 будет логическая "1". При этом счетчик 3 закрыт для счета логическим нулем с прямого выхода триггера 11, и прием информационных слов невозможен. Для того, чтобы все разряды регистра 8 обнулились, необходим при логическом "0" на D-входе этого регистра приход на его тактовый вход количества импульсов, равного количеству разрядов этого регистра, т.е. Q•Nп, а так как период следования импульсов генератора 9 равен Ти/Q, то очевидно, что на выходе инвертора 14 логический "0" будет еще держаться время N_п•T_и= τ_n после окончания очередного информационного слова, и на все это время τ_n селектор закрыт для приема информации. Когда же время минимальной паузы τ_n между кодовыми словами пройдет, то регистр 8 обнулится, на выходе инвертора 14, установится логическая "1" (фиг. 4.4), которая сбросит счетчик 3 (фиг. 4.6) и установит триггер 11 в исходное состояние: логический "0" по инверсному выходу (фиг. 4.7) и логическая "1" по прямому (фиг. 4.8), разрешив, тем самым, счет в счетчике 3 и подготовив селектор к приему нового кодового слова.After the end of the last pulse of the clock packet with the leading edge of the next pulse of the generator 9, zero is written in the register 8 in the first bit, but the output of the inverter 14 will still be a logical “0”, in the remaining bits of this register will be written logical "1". And so it will be until at least one bit of register 8 has a logical "1". Moreover, the counter 3 is closed for the account by a logical zero from the direct output of the trigger 11, and the reception of information words is impossible. In order for all the bits of register 8 to be reset, it is necessary that the number of pulses equal to the number of bits of this register be received at its clock input at a logical “0” at the D-input of this register. Q • Nп, and since the pulse repetition period of the generator 9 is equal to Ti / Q, it is obvious that at the output of the inverter 14 the logical “0” will still hold the time N _p • T _and = τ _n after the end of the next information word, and all this time τ _{n the} selector is closed for receiving information. When the time of the minimum pause τ _n between the code words has passed, then register 8 will be reset, at the output of the inverter 14, a logical “1” will be set (Fig. 4.4), which will reset counter 3 (Fig. 4.6) and set trigger 11 to its initial state: logical “0” for inverse output (Fig. 4.7) and logical “1” for direct (Fig. 4.8), thereby resolving the count in counter 3 and preparing the selector for receiving a new codeword.

Если следующее кодовое слово имеет в адресной части кодовую комбинацию, не подлежащую декодированию в селекторе, тогда с приходом первого же импульса тактовой пачки на выходе инвертора 14 появляется логический "0" (фиг. 4.4), как это было и в предыдущем случае, а на выходе элемента ИЛИ 6 логическая "1" сменяется логическим "0", так как теперь в регистр 1 записана кодовая комбинация, не соответствующая числам, на которые настроен дешифратор 2 (фиг. 4.12). В остальном селектор работает как в первом случае, только сигнал на выходе элемента ИЛИ 6 так и остается на уровне логического "0", поэтому выходного импульса нет. If the next code word has a code combination in the address part that cannot be decoded in the selector, then with the arrival of the first pulse of the clock packet, the logical “0” appears at the output of the inverter 14 (Fig. 4.4), as in the previous case, but on the output of the OR 6 element, the logical "1" is replaced by the logical "0", since now a code combination is written in register 1 that does not correspond to the numbers to which decoder 2 is configured (Fig. 4.12). Otherwise, the selector works as in the first case, only the signal at the output of the OR 6 element remains at the logical "0" level, so there is no output pulse.

Предположим теперь, что после окончания кодового слова раньше, чем через время τ_n (т.е. во время паузы, которую должно селектировать устройство) на селектор начинает поступать новое кодовое слово или импульсная помеха (фиг. 4.1; 4.2) (в данном случае принято τ_n= 3T_и, а помеховые импульсы приходят через время 1,5 Ти). Это слово или помеха не могут быть приняты селектором, так как счет в счетчике 3 запрещен, как это уже рассматривалось выше, а значит не может быть открыт элемент И 13 для выходного сигнала селектора. И закрыт будет счетчик 3 для счета до тех пор, пока пауза между кодовыми словами на станет равной τ_n, т.к. только тогда может переброситься триггер 11, удерживающий счетчик 3.Suppose now that after the end of the codeword earlier than after the time τ _n (i.e., during the pause that the device should select) a new codeword or impulse noise begins to arrive at the selector (Fig. 4.1; 4.2) (in this case taken τ _n = 3T _and , and interference pulses arrive after a time of 1.5 Ti). This word or interference cannot be accepted by the selector, since the count in the counter 3 is prohibited, as already discussed above, which means the And 13 element cannot be opened for the output signal of the selector. And counter 3 will be closed for the count until the pause between the code words on becomes equal to τ _n , because only then can trigger 11 trigger holding counter 3.

При приеме информации, поступающей, например, от приемоиндикаторов спутниковых навигационных систем, возникает необходимость обеспечения циклового режима приема информации, при котором поток входных данных устройства (на информационном входе) представляет собой циклические последовательности кодовых слов, разделенных паузами, длительностью не менее τ_nНачало цикла определяется словом, имеющим определенный адрес (так называемое, слово состояния). Затем до начала следующего цикла проходит последовательность различных слов, адресные части которых определяют тип информации, содержащейся в слове. Причем, слова эти в течение цикла повторяются многократно, а информация в них не меняется. В цикловом режиме приема требуется выделить начало цикла, затем принять требуемую часть информации, т.е. отселектировать из входного потока данных слова с требуемой информацией, причем только по одному разу каждое слово в течение цикла, и закончить прием. Очевидно, что рассмотренное известное устройство не обеспечивает работу в цикловом режиме приема информации. Действительно, даже если дешифратор 2 и настроен на адреса слова состояния и требуемых информационных слов и с их приходом на выходе селектора формируются сигналы, то это не позволяет определить типы конкретных принимаемых слов, а также начало и конец цикла приема информации.When receiving information coming, for example, from receiver indicators of satellite navigation systems, it becomes necessary to provide a cyclic mode of receiving information, in which the input data stream of the device (at the information input) is a cyclic sequence of code words separated by pauses with a duration of at least τ _n defined by a word having a specific address (the so-called status word). Then, before the start of the next cycle, a sequence of different words passes, the address parts of which determine the type of information contained in the word. Moreover, these words are repeated many times during the cycle, and the information in them does not change. In the cyclic reception mode, it is required to select the beginning of the cycle, then accept the required part of the information, i.e. select from the input data stream words with the required information, and only once every word during the cycle, and end the reception. It is obvious that the considered known device does not provide operation in a cyclic mode of receiving information. Indeed, even if the decoder 2 is configured for the addresses of the status word and the required information words and with their arrival at the output of the selector signals are generated, this does not allow to determine the types of specific received words, as well as the beginning and end of the cycle of receiving information.

Технический результат предлагаемого изобретения -расширение функциональных возможностей путем обеспечения работы в цикловом режиме приема информации. The technical result of the invention is the expansion of functionality by providing operation in a cyclic mode of receiving information.

Для достижения технического результата в селектор импульсов заданной кодовой комбинации, содержащий первый сдвиговый регистр, D-вход которого соединен с информационной шиной, первый дешифратор и первый элемент ИЛИ, а также последовательно соединенные генератор тактовых импульсов, второй сдвиговый регистр, второй элемент ИЛИ, инвертор и счетчик импульсов, выходы которого через второй дешифратор подключен к S-входу первого триггера, а через третий дешифратор к С-входу второго триггера, S-вход которого соединен с выходом инвертора, прямой выход соединен с входом разрешения счета счетчика импульсов, аинверсный выход с R-входом первого триггера, С-вход которого объединен с R-входом второго сдвигового регистра и подключен к входу сброса, прямой выход первого триггера подключен к первому входу первого элемента И, а инверсный через второй элемент И к С-входу первого сдвигового регистра, D-входы первого и второго триггеров соединены с общей шиной, тактовый вход селектора подключен к D-входу второго сдвигового регистра, С-входу счетчика импульсов и второму входу второго элемента И, выход первого элемента И является выходом селектора, введены коммутатор, запоминающее устройство, третий элемент И, RS-триггер, четвертый дешифратор и группа из n элементов И, выходы которых являются дополнительными выходами селектора, первые входы элементов И группы соединены с соответствующими выходами первого дешифратора и информационными входами запоминающего устройства, а вторые входы объединены и подключены к прямому выходу первого триггера, управляющему входу первого дешифратора и второму входу третьего элемента И, первый вход которого подключен к выходу четвертого дешифратора, а выход является (n + 1)-м дополнительным выходом селектора и подключен к S-входу RS-триггера, выходы первого сдвигового регистра соединены с входами четвертого дешифратора и коммутатора, выходы которого подключены к информационным входам первого дешифратора, а управляющий вход к выходу RS-триггера, R-вход которого соединен с управляющим входом запоминающего устройства и с выходом первого элемента ИЛИ, первый вход которого подключен к шине сброса селектора, а второй вход к выходу первого элемента И, ко второму групповому входу которого подключены выходы запоминающего устройства. To achieve a technical result, the pulse selector of a given code combination contains a first shift register, the D-input of which is connected to the information bus, a first decoder and a first OR element, as well as a series-connected clock pulse generator, a second shift register, a second OR element, an inverter and a pulse counter, the outputs of which through the second decoder are connected to the S-input of the first trigger, and through the third decoder to the C-input of the second trigger, the S-input of which is connected to the inverter output, direct to the output is connected to the enable input of the counter of the pulse counter, the inverse output with the R-input of the first trigger, the C-input of which is combined with the R-input of the second shift register and connected to the reset input, the direct output of the first trigger is connected to the first input of the first element And, and the inverse through the second element And to the C-input of the first shift register, D-inputs of the first and second triggers are connected to a common bus, the clock input of the selector is connected to the D-input of the second shift register, C-input of the pulse counter and the second input of the second element And, in the course of the first element And is the output of the selector, a switch, a storage device, the third element of And, an RS trigger, the fourth decoder and a group of n elements And, the outputs of which are additional outputs of the selector, are introduced, the first inputs of the elements AND groups are connected to the corresponding outputs of the first decoder and information inputs of the storage device, and the second inputs are combined and connected to the direct output of the first trigger, the control input of the first decoder and the second input of the third element And, the first input to It is connected to the output of the fourth decoder, and the output is the (n + 1) -th additional output of the selector and connected to the S-input of the RS trigger, the outputs of the first shift register are connected to the inputs of the fourth decoder and switch, the outputs of which are connected to the information inputs of the first decoder , and the control input is to the output of the RS-trigger, the R-input of which is connected to the control input of the storage device and to the output of the first OR element, the first input of which is connected to the reset bus of the selector, and the second input to the output of the first element And that, by the second group whose input is connected the output of the memory device.

Сущность изобретения заключается в том, что дополнительно введенные элементы и связи в предлагаемом устройстве позволяютобеспечить работу в цикловом режиме приема информации. Для этого четвертый дешифратор настроен на адрес слова, определяющего начало цикла. С приходом этого слова, устанавливается RS-триггер, открывая тем самым коммутатор для выходных кодов первого регистра, которые начинают поступать на первый дешифратор, настроенный на адреса искомых информационных слов, приход которых устанавливает соответствующие ячейки запоминающего устройства. Одновременно, через группу из n-элементов И на дополнительные выходы селектора поступают стробы, соответствующие информационной части принимаемых слов (в том числе и строб слова начала цикла на (n + 1)-й дополнительный выход). С приходом всех искомых слов в пределах одного цикла на выходе селектора формируется соответствующий сигнал, устанавливающий селектор в исходное состояние и информирующий аппаратуру, подключенную к выходу селектора, об окончании приема информации. Тем самым обеспечивается работа в цикловом режиме приема информации, что расширяет функциональные возможности устройства. The essence of the invention lies in the fact that the additionally introduced elements and communications in the proposed device can provide work in a cyclic mode of receiving information. To do this, the fourth decoder is configured to the address of the word that defines the beginning of the cycle. With the arrival of this word, an RS-trigger is installed, thereby opening the switch for the output codes of the first register, which begin to arrive at the first decoder configured to the addresses of the desired information words, the arrival of which sets the corresponding cells of the storage device. At the same time, through a group of n-elements AND, the gates corresponding to the information part of the received words (including the strobe of the word beginning of the cycle to the (n + 1) -th additional output) go to the additional outputs of the selector. With the arrival of all the searched words within one cycle, the corresponding signal is generated at the output of the selector, which sets the selector to its initial state and informs the equipment connected to the output of the selector about the end of the reception of information. This ensures operation in a cyclic mode of receiving information, which extends the functionality of the device.

На фиг. 1 показана функциональная схема предлагаемого селектора импульсов заданной кодовой комбинации; на фиг. 2 временные диаграммы работы предлагаемого устройства; на фиг. 3 функциональная схема устройства-прототипа; на фиг. 4 временные диаграммы работы устройства-прототипа. In FIG. 1 shows a functional diagram of the proposed pulse selector of a given code combination; in FIG. 2 timing diagrams of the proposed device; in FIG. 3 is a functional diagram of a prototype device; in FIG. 4 timing diagrams of the operation of the prototype device.

Предлагаемый селектор импульсов заданной кодовой комбинации содержит (фиг. 1) первый сдвиговый регистр 1, первый дешифратор 2, счетчик импульсов 3, второй дешифратор 4, первый триггер 5, первый и второй элементы ИЛИ 6 и 7, второй сдвиговый регистр 8, генератор тактовых импульсов 9, третий дешифратор 10,второй триггер 11, первый и второй элементы И 12 и 13, инвертор 14, коммутатор 15, запоминающее устройство 16, третий элемент И 17, RS-триггер 18, четвертый дешифратор 19 и группу из n элементов И 20. The proposed pulse selector of a given code combination contains (Fig. 1) a first shift register 1, a first decoder 2, a pulse counter 3, a second decoder 4, a first trigger 5, first and second elements OR 6 and 7, a second shift register 8, a clock generator 9, the third decoder 10, the second trigger 11, the first and second elements And 12 and 13, the inverter 14, the switch 15, the storage device 16, the third element And 17, the RS-trigger 18, the fourth decoder 19 and a group of n elements And 20.

В рассматриваемом селекторе импульсов заданной кодовой комбинации информационный вход соединен с D-входом регистра 1, тактовый вход с D-входом регистра 8, тактовым С-входом счетчика 3 и вторым входом элемента И 12, вход сброса с R-входом регистра 8, тактовым С-входом триггера 5 и первым входом элемента ИЛИ 6. S-вход триггера 5 соединен с выходом дешифратора 4, R-вход с инверсным выходом триггера 11, прямой выход с первым входом элемента И 13, с управляющим входом дешифратора 2, с вторыми входами группы из n элементов И 20 и со вторым входом третьего элемента И 17, а инверсный выход с первым входом элемента И 12, выход которого подключен к тактовому С-входу регистра 1, выходы которого соединены с соответствующими информационными входами коммутатора 15 и с входами дешифратора 19, выход которого подключен к первому входу элемента И 17, выход которого соединен с S-входом триггера 18 и с (n + 1)-м дополнительным выходом селектора. При этом R-вход триггера 18 соединен с выходом элемента ИЛИ 6 и с управляющим входом запоминающего устройства 16, а выход с управляющим входом коммутатора 15, выходы которого подключены к информационным входам дешифратора 2, выходы которого соединены с информационными входами запоминающего устройства 16 и первыми входами соответствующих элементов И из группы 20. Выходы n элементов И из группы 20 являются с первого по n-й дополнительными выходами селектора. Выходы запоминающего устройства 16 подключены ко второму групповому входу элемента ИТ 13, выход которого является выходом селектораи соединен со вторым входом элемента ИЛИ 6. Выход генератора тактовых импульсов 9 соединен с тактовым С-входом регистра 8, выходы которого подключены к входам элемента ИЛИ 7, выход которого через инвертор 14 соединен с R-входом счетчика 3 и S-входом триггера 11. Выходы счетчика 3 соединены с соответствующими входами дешифраторов 4 и 10, выход последнего соединен с тактовым С-входом триггера 11, прямой выход которого подключен к входу разрешения счета счетчика 3. D-входы триггеров 5 и 11 соединены с общей шиной устройства. In the considered pulse selector of a given code combination, the information input is connected to the D-input of register 1, the clock input with the D-input of register 8, the clock C-input of the counter 3 and the second input of the element And 12, the reset input with the R-input of register 8, clock C - trigger input 5 and the first input of the OR element 6. S-input of trigger 5 is connected to the output of the decoder 4, R-input with the inverse output of the trigger 11, direct output with the first input of the element And 13, with the control input of the decoder 2, with the second inputs of the group of n elements And 20 and with the second input of the third element And 17, and the inverse output with the first input of the And 12 element, the output of which is connected to the clock C-input of the register 1, the outputs of which are connected to the corresponding information inputs of the switch 15 and with the inputs of the decoder 19, the output of which is connected to the first input of the And 17 element, the output of which is connected to the S-input of the trigger 18 and to the (n + 1) -th additional output of the selector. In this case, the R-input of the trigger 18 is connected to the output of the OR element 6 and to the control input of the storage device 16, and the output to the control input of the switch 15, the outputs of which are connected to the information inputs of the decoder 2, the outputs of which are connected to the information inputs of the memory device 16 and the first inputs corresponding elements And from group 20. The outputs of n elements And from group 20 are from the first to the nth additional outputs of the selector. The outputs of the storage device 16 are connected to the second group input of the IT element 13, the output of which is the output of the selector and connected to the second input of the OR element 6. The output of the clock generator 9 is connected to the clock C-input of the register 8, the outputs of which are connected to the inputs of the OR element 7, the output which through the inverter 14 is connected to the R-input of the counter 3 and the S-input of the trigger 11. The outputs of the counter 3 are connected to the corresponding inputs of the decoders 4 and 10, the output of the latter is connected to the clock C-input of the trigger 11, the direct output of which li ne to permit entry-counter 3. D-inputs of flip-flops 5 and 11 are connected to a common bus device.

Селектор импульсов заданной кодовой комбинации работает следующим образом. The pulse selector of a given code combination operates as follows.

Селектор предназначен для выделения последовательности определенных слов из потока информационных кодовых слов (потока данных), циклически поступающих на информационный вход селектора. Кодовые слова представляют собой последовательные двоичные коды определенной разрядности, сопровождаемые пачками тактовых импульсов. Наличие импульса в разряде кодирует логическую "1", отсутствие логический "0". Несколько первых разрядов слова адресные, остальные информационные. Селектор обеспечивает прием информации из потока данных в цикловом режиме. При этом используются адресные разряды для определения искомых слов. Сначала селектируется слово, определяющее начало цикла, и, если это слово пришло, то появляется возможность анализа входного потока данных для поиска остальных искомых информационных слов. Одновременно, на (n + 1)-м дополнительном выходе селектора появляется прямоугольный импульс, позволяющий устройствам, подключенным к выходам селектора, выделить информационную часть отселектированного слова начала цикла, т.е. на выходе будет строб, охватывающий информационную часть этогослова. Затем происходит последовательный выбор требуемых слов из входного потока данных, и при этом на соответствующих дополнительных выходах с первого по n-й формируются аналогичные стробы. Когда в пределах одного цикла произошел однократный прием всех искомых слов, на основном выходе селектора формируется импульс, информирующий об окончании цикла приема информации. The selector is designed to extract a sequence of certain words from the stream of information code words (data stream), cyclically fed to the information input of the selector. Code words are sequential binary codes of a certain bit capacity, followed by bursts of clock pulses. The presence of a pulse in the discharge encodes a logical "1", the absence of a logical "0". The first few digits of the word are addressed, the rest are informational. The selector provides the reception of information from the data stream in a cyclic mode. In this case, address bits are used to determine the desired words. First, a word is selected that defines the beginning of the cycle, and if this word has come, then it becomes possible to analyze the input data stream to search for the remaining information words. At the same time, a rectangular pulse appears at the (n + 1) -th auxiliary output of the selector, allowing devices connected to the selector outputs to highlight the information part of the selected word of the beginning of the cycle, i.e. the output will be a strobe covering the informational part of this wordbook. Then, the required words are sequentially selected from the input data stream, and at the same time, similar gates are formed on the corresponding additional outputs from the first to the nth. When within one cycle there has been a single reception of all the searched words, an impulse is generated at the main output of the selector, informing about the end of the information reception cycle.

В исходном состоянии после включения электропитания в селекторе приходит импульс начального сброса, который устанавливает в ноль регистр 8 и триггеры 5, 18. При этом на выходе элемента ИЛИ 7 устанавливается логический "0", а на выходе инвертора 14 логическая "1" (фиг. 2.4). На прямом выходе триггера 5 по заднему фронту импульса сброса установится логический "0" (см. фиг. 2.10), запрещающий прохождение через элемент И 13 сигнала на выход селектора (фиг. 2,12). На инверсном выходе триггера 5 логическая "1" (фиг. 2.9), которая разрешает прохождение импульсов с тактового входа селектора через элемент И 12 на тактовый вход регистра 1, но пока не началось очередное информационное слово на тактовом и на информационном входах селектора логический "0" (фиг. 2.1, 2.2 и 2.11). На выходах дешифраторов 4, 10 и 19 логический "0" (фиг. 2.5, 2.6 и 2.13). На инверсном выходе триггера 11 логический "0" (фиг. 2.7), а на прямом выходе логическая "1" (фиг. 2.8), разрешающая счет в счетчике 3. На выходе триггера 18 логический "0" (фиг. 2.14), закрывающий коммутатор 15 для прохождения выходных сигналов регистра 1. In the initial state, after turning on the power in the selector, an initial reset pulse arrives, which sets register 8 and triggers 5, 18 to zero. In this case, the logical “0” is set at the output of the OR element 7 and the logical “1” at the output of the inverter 14 (Fig. 2.4). At the direct output of trigger 5, a logical "0" will be established on the trailing edge of the reset pulse (see Fig. 2.10), which prohibits the signal from passing through the And 13 element to the selector output (Fig. 2.12). On the inverse output of trigger 5, the logic is “1” (Fig. 2.9), which allows the passage of pulses from the clock input of the selector through the And 12 element to the clock input of register 1, but until the next information word on the clock and on the information inputs of the selector is logical “0 "(Fig. 2.1, 2.2 and 2.11). At the outputs of the decoders 4, 10 and 19 logical "0" (Fig. 2.5, 2.6 and 2.13). Logic “0” at the inverted output of trigger 11 (Fig. 2.7), and logic “1” at the direct output (Fig. 2.8), which allows counting in counter 3. Logic “0” at the output of trigger 18 (Fig. 2.14), closing switch 15 for passing the output signals of register 1.

С приходом первого разряда какого-либо информационного кодового слова на информационный вход селектора на его тактовый вход начинает поступать пачка импульсов, количество которых совпадает с числом разрядов в слове, а по времени каждый импульс совпадает с соответствующим разрядом слова. По переднему фронту первого тактового импульса значение первого разряда кода запишется в регистр 1. Количество разрядов этого регистра равно количеству адресных разрядов в принимаемых кодовых словах (Na). Одновременно тактовые импульсы начинают поступать на D-вход регистра 8, на тактовый вход которого идут импульсы с выхода генератора тактовых импульсов 9 (фиг. 2.3). Разрядность регистра 8 определяется из требования минимально допустимой длительности паузы между кодовыми словами, поступающими на информационный вход селектора. Предположим, что длительность паузы не может быть меньше τ_n= N_п•3T_и, где N_n
целое число; Т_и период следования импульсов в тактовой пачке кодового слова. Тогда для устойчивой записи тактовых импульсов в регистр 8 импульсы генератора 9 должны идти с периодом следования Т_и/Q (иначе возможен пропуск одного или нескольких тактов), где Q скважность импульсов тактовой пачки кодового слова (в рассматриваемом случае Q 2). Регистр 8, также как и в прототипе, должен иметь Q>•N_n разрядов. С приходом первого импульса пачки на D-вход регистра 8 по переднему фронту следующего импульса генератора 9 в первый разряд регистра 8 запишется логическая "1", что приведет к появлению логического "0" на выходе инвертора 14 (фиг. 2.4), что, в свою очередь, сигнализирует о начале поступления на информационный вход селектора кодового слова. При этом счетчик 3 перестает удерживаться по R-входу и начинает считать импульсы пачки с тактового входа селектора, а триггер 112 не удерживается больше по S-входу. Счетчик 3 должен определять формат как адресной части кодового слова, так и формат всего слова, поэтому разрядность счетчика 3 выбирается, как и в прототипе, из соотношения М≥log₂Nc, где Nс число разрядов во всем слове, Nc > Na. Дешифраторы 2, 4, 10 и 19 представляют собой обычные логические дешифраторы двоичного кода, например, в позиционный десятичный (или восьмеричный). По заднему фронту каждого импульса тактовой пачки число, записанное в счетчик 3, увеличивается на единицу. Одновременно, по переднему фронту каждого импульса тактовой пачки в регистр 1 записывается адресная часть кодового слова. Когда в регистр 1 запишутся первые Na разрядов слова (адрес), и если это адрес слова, определяющего начало цикла приема информации, то по переднему фронту Na-го тактового импульса пачки на выходе дешифратора 19 появится логическая "1" (фиг. 2.13), т.к. дешифратор 19 настроен именно на адрес этого слова. По заднему фронту этого же тактового импульса на выходке дешифратора 4 появится также логическая 21" (фиг. 2.5), т.е. этот дешифратор настроен на число Na. При этом триггер 5 перебросится в противоположное состояние: логическая "1" по прямому выходу (см. фиг. 2.10), логический "0" по инверсному (см. фиг. 2.9), закрыв тем самым прохождение тактовых импульсов через элемент И 12 на регистр 1 и открыв элемент И 13 для прохождения сигнала с выходов запоминающего устройства 16 на выход селектора, кроме того, открываются по вторым входам n элементов И из группы 20 для прохождения на дополнительные выходы селектора (с первого по n-й) сигналов с выходов дешифратора 2, на управляющий вход которого с прямого выхода триггера 5 также поступает сигнал разрешения. Этот же сигнал приходит на второй вход элемента И 17, на первом входе которого уже присутствует логическая "1" с выхода дешифратора 19. Т.о. на выходе элемента И 17 устанавливается логическая "1", которая, поступая наS-вход триггера 18, устанавливает его в логическую "1" по выходу (фиг. 2.14), открывая, тем самым, коммутатор 15 для прохождения выходных сигналов регистра 1 на дешифратор 2. В данном случае эти сигналы регистра 1 соответствуют адресу слова, определяющего начало цикла приема информации, но дешифратор 2 на этот адрес не настроен, поэтому на его выходах сохраняется логический "0". Кроме того, логическая "1" с выхода элемента И 17 поступает на (n + 1)-й дополнительный выход селектора, т.е. на этом выходе начинает формироваться строб, охватывающий информационную часть отселектированного слова.With the arrival of the first bit of an information code word at the information input of the selector, a packet of pulses begins to arrive at its clock input, the number of which coincides with the number of bits in the word, and in time each pulse coincides with the corresponding bit of the word. On the leading edge of the first clock pulse, the value of the first bit of the code is written to register 1. The number of bits of this register is equal to the number of address bits in the received code words (Na). At the same time, clock pulses begin to arrive at the D-input of register 8, to the clock input of which there are pulses from the output of the clock generator 9 (Fig. 2.3). The width of the register 8 is determined from the requirements of the minimum allowable pause duration between the code words received at the information input of the selector. Suppose that the pause duration cannot be less than τ _n = N _p • 3T _and , where N _n
integer; T _and the pulse repetition period in the clock packet of the code word. Then, for a stable recording of clock pulses in the register 8, the pulses of the generator 9 should go with a period of T _and / Q (otherwise it is possible to skip one or several clock cycles), where Q is the duty cycle of the pulses of the clock packet of the code word (in the case under consideration, Q 2). Register 8, as in the prototype, must have Q> • N _n bits. With the arrival of the first pulse of the packet to the D-input of register 8 along the leading edge of the next pulse of the generator 9, the logical “1” is written into the first bit of register 8, which will lead to the appearance of a logical “0” at the output of inverter 14 (Fig. 2.4), which, in in turn, signals the beginning of receipt at the information input of the codeword selector. In this case, the counter 3 ceases to be held at the R-input and starts to count the burst pulses from the clock input of the selector, and the trigger 112 is no longer held at the S-input. Counter 3 must determine the format of both the address part of the codeword and the format of the whole word, therefore, the bit depth of counter 3 is selected, as in the prototype, from the relation M≥log ₂ Nc, where Nс is the number of bits in the whole word, Nc> Na. The decoders 2, 4, 10, and 19 are ordinary logical binary code decoders, for example, in positional decimal (or octal). On the trailing edge of each clock pulse, the number written to counter 3 increases by one. At the same time, on the leading edge of each pulse of the clock packet, the address part of the code word is recorded in register 1. When the first Na bits of the word (address) are written into register 1, and if this is the address of the word that defines the beginning of the information reception cycle, then a logical “1” will appear at the output of the decoder 19 on the leading edge of the burst decoder 19 (Fig. 2.13), because the decoder 19 is configured specifically for the address of this word. On the trailing edge of the same clock pulse, a logical 21 "will also appear on the output of the decoder 4 (Fig. 2.5), i.e. this decoder is set to the number Na. In this case, trigger 5 will be transferred to the opposite state: logical" 1 "on the direct output ( see Fig. 2.10), a logical "0" inverse (see Fig. 2.9), thereby closing the passage of clock pulses through the And 12 element to register 1 and opening the And 13 element to pass the signal from the outputs of the storage device 16 to the output of the selector , in addition, open on the second inputs of n elements And from group 20 for going to the additional outputs of the selector (from the first to the n-th) of the signals from the outputs of the decoder 2, the control input of which also receives a permission signal from the direct output of the trigger 5. The same signal comes to the second input of the element And 17, the first input of which is already present logical "1" from the output of the decoder 19. Thus, the logical "1" is set at the output of the And 17 element, which, entering the trigger S-input 18, sets it to logical "1" by the output (Fig. 2.14), thus opening the switch 15 for passing the output signals of register 1 to decoder 2. In this case, these signals of register 1 correspond to the address of the word that defines the beginning of the information reception cycle, but decoder 2 is not configured for this address, therefore, at its outputs Logical "0" is saved. In addition, the logical "1" from the output of AND element 17 goes to the (n + 1) -th additional output of the selector, i.e. at this output, a strobe begins to form, covering the information part of the selected word.

Счетчик 3 продолжает считать тактовые импульсы и после окончания адресной части в кодовом слове, и с приходом заднего фронта Nc-го импульса на выходе дешифратора 10 появляется логическая "1" (фиг. 2.6), так как этот дешифратор настроен на число Nс. При этом состояние триггера 11 изменится на противоположное: логическая "1" по инверсному выходу (фиг. 2.7) и логический "0" по прямому (фиг. 2.8), так как D-вход этого триггера имеет потенциал общей шины устройства. Счет в счетчике 3 запрещается, а триггер 5 устанавливается в логический "0" по прямому выходу и в логическую "1" по инверсному (фиг. 2.9 и 2.10), так как еще по (Na + 1)-му тактовому импульсу пачки с S-входа этого триггера была снята логическая "1" (фиг. 2.5). Тем самым элемент И 12 снова открывается для прохождения на регистр 1 тактовых импульсов пачки, но пачка уже окончилась, а элемент И 13, группа из n элементов И 20 и дешифратор 2 закрываются. Одновременно закрывается по второму входу элемент И 17 и импульс-строб на его выходе и на (n + 1)-м выходе селектора заканчивается, т.е. строб совпадает с информационной частью соответствующего отселектированного слова, чтоисключает попадание импульсных помех в устройства, подключенные к выходу селектора и активизируемые его выходными сигналами. Таким образом, предлагаемое устройство также помехоустойчиво, как и прототип. Counter 3 continues to count clock pulses both after the end of the address part in the code word and with the arrival of the trailing edge of the Nc-th pulse at the output of the decoder 10 appears logical “1” (Fig. 2.6), since this decoder is set to the number Nс. In this case, the state of the trigger 11 will change to the opposite: a logical "1" on the inverse output (Fig. 2.7) and a logical "0" on the direct (Fig. 2.8), since the D-input of this trigger has the potential of the device’s common bus. Counting in counter 3 is prohibited, and trigger 5 is set to logical “0” for direct output and logical “1” for inverse (Fig. 2.9 and 2.10), since the burst with S is still in the (Na + 1) -th clock pulse -input of this trigger was removed logical "1" (Fig. 2.5). Thus, the And 12 element is opened again for passing to the register 1 clock pulses of the packet, but the packet has already ended, and the And 13 element, a group of n And 20 elements and the decoder 2 are closed. At the same time, the element And 17 closes at the second input and the pulse strobe at its output and at the (n + 1) -th output of the selector ends, i.e. the gate coincides with the information part of the corresponding selected word, which excludes the ingress of impulse noise into devices connected to the output of the selector and activated by its output signals. Thus, the proposed device is as noise-resistant as the prototype.

После окончания последнего импульса тактовой пачки с передним фронтом следующего импульса генератора 9 в регистр 8 запишется в первом разряде ноль, но на выходе инвертора 14 будет по-прежнему логический "0", так как в остальных разрядах этого регистра записаны логические "1". Так будет до тех пор, пока хотя бы в одном разряде регистра 8 будет логическая "1". При этом счетчик 3 закрыт для счета логическим "0" с прямого выхода триггера 11 и прием информационных слов невозможен. Для того, чтобы все разряды регистра 8 обнулились, необходим при логическом "0" на D-входе этого регистра приход на его тактовый вход количества импульсов, равного количеству разрядов этого регистра, т.е. Q•N_n, а так как период следования импульсов генератора 9 равен Ти/Q, то очевидно, что на выходе инвертора 14 логический "0" будет еще держаться время N_п•T_и= τ_n после окончания очередного информационного слова (в рассматриваемом случае первого слова в принимаемом информационном цикле), и на все это время τ_n селектор закрыт для приема информации. Когда же время минимальной паузы τ_n между словами пройдет, то регистр 8 обнулится, и на выходе инвертора 14 установится логическая "1" (фиг. 2.4), которая сбросит счетчик 3 (фиг. 2.6) и установит триггер 11 в исходное состояние: логический "0" по инверсному выходу (фиг. 2.7) и логическая "1" по прямому (фиг. 2.8), разрешив, тем самым, счет в счетчике 3 и подготовив селектор к приему следующего слова из информационного цикла. При этом коммутатор 15 после предыдущегоприема слова начала цикла остается открытым, т.е. сигналы с выходов регистра 1 поступают на информационные входы дешифратора 2. Если следующее кодовое слово имеет в адресной части кодовую комбинацию, на которую настроен дешифратор 2, то с приходом первого же импульса тактовой пачки на выходе инвертора 14 появляется логический "0" (фиг. 2.4), как это было и при приеме предыдущего слова, а на выходе дешифратора 19 устанавливается логический "0" (фиг. 2.13), так как теперь в регистр 1 записана кодовая комбинация, не соответствующая адресу первого слова цикла. Далее селектор работает как при приеме первого слова цикла, но адресную часть принимаемого слова анализирует уже дешифратор 2. Этот дешифратор настраивается на несколько кодовых комбинаций, соответствующих адресам информационных слов, которые надо принять из входного потока данных в течение одного информационного цикла. Как уже рассматривалось выше, запись адреса в регистр 1 заканчивается с Na-M-импульсом, поэтому дешифратор 2 стробируется сигналом с прямого выхода триггера 5, передний фронт которого совпадает с окончанием Na-го импульса входной тактовой пачки. При приеме одного из искомых адресов по сигналу с прямого выхода триггера 5 на соответствующем выходе дешифратора 2 появляется сигнал, поступающий на соответствующий вход запоминающего устройства 16 и устанавливающий ту или иную его ячейку в логическую "1" по выходу (фиг. 2.15.1). Также сигнал с выхода дешифратора 2 поступает на первый вход одного из элементов И из группы 20. К этому моменту группа элементов И 20 снова открыта по вторым входам, поэтому на соответствующем дополнительном выходе селектора формируется строб, сопровождающий информационную часть отселектированного слова.After the last pulse of the clock packet with the leading edge of the next pulse of the generator 9 has ended, zero will be written in register 8 in the first bit, but the output of the inverter 14 will still be logical “0”, since the remaining bits of this register contain logical “1”. This will be so until at least one bit of register 8 has a logical "1". Moreover, the counter 3 is closed for the account by a logical “0” from the direct output of the trigger 11 and the reception of information words is impossible. In order for all the bits of register 8 to be reset, it is necessary that the number of pulses equal to the number of bits of this register be received at its clock input at a logical “0” at the D-input of this register. Q • N _n , and since the pulse repetition period of the generator 9 is equal to Ti / Q, it is obvious that at the output of the inverter 14 the logical “0” will still hold the time N _p • T _and = τ _n after the end of the next information word (in the considered case of the first word in the received information cycle), and for all this time τ _{n the} selector is closed for receiving information. When the time of the minimum pause τ _n between words passes, the register 8 will be reset, and the output of the inverter 14 will be set to logical "1" (Fig. 2.4), which will reset the counter 3 (Fig. 2.6) and set the trigger 11 to its original state: logical "0" by inverse output (Fig. 2.7) and logical "1" by direct (Fig. 2.8), thereby resolving the count in counter 3 and preparing the selector to receive the next word from the information cycle. Moreover, the switch 15 after the previous reception of the word beginning of the cycle remains open, i.e. the signals from the outputs of register 1 are fed to the information inputs of decoder 2. If the next code word has the code combination in which the decoder 2 is configured, then with the arrival of the first pulse of the clock packet, the logical “0” appears at the output of inverter 14 (Fig. 2.4 ), as was the case with the reception of the previous word, and the logical “0” is set at the output of the decoder 19 (Fig. 2.13), since now a code combination is written in register 1 that does not correspond to the address of the first word of the cycle. Further, the selector works as when receiving the first word of the cycle, but the decoder 2 already analyzes the address part of the received word. This decoder is configured for several code combinations corresponding to the addresses of information words that must be received from the input data stream during one information cycle. As already discussed above, writing an address to register 1 ends with a Na-M pulse, so the decoder 2 is gated by the signal from the direct output of trigger 5, the leading edge of which coincides with the end of the Na-th pulse of the input clock. Upon receipt of one of the desired addresses by a signal from the direct output of the trigger 5, a signal appears at the corresponding output of the decoder 2 and arrives at the corresponding input of the memory device 16 and sets this or that cell to the logical “1” by the output (Fig. 2.15.1). Also, the signal from the output of the decoder 2 goes to the first input of one of the And elements from group 20. At this point, the group of And 20 elements is again open at the second inputs, so a strobe is formed at the corresponding additional output of the selector that accompanies the information part of the selected word.

По окончании слова селектор возвращается в исходное состояние как и при приеме предыдущего слова и готов принять следующее слово из потока данных. При этом коммутатор 15 остается открытым, а ячейка запоминающего устройства 16, соответствующая принятому слову, остается установленной в логическую "1" по выходу, и дальнейший прием слова с аналогичным адресом в пределах данного информационного цикла не изменит состояние этой ячейки. At the end of the word, the selector returns to its original state as when receiving the previous word and is ready to accept the next word from the data stream. At the same time, the switch 15 remains open, and the cell of the storage device 16 corresponding to the received word remains set to the logical “1” by the output, and further reception of the word with the same address within this information cycle will not change the state of this cell.

Затем аналогичным образом происходит однократный прием остальных информационных слов, на адреса которых настроен дешифратор 2. При этом соответствующие ячейки запоминающего устройства 16 устанавливаются в логическую "1" по выходу (на фиг. 2.15.1, 2.15.2 и 2.15.3 показан пунктиром случай для приема трех различных информационных слов из входного потока данных), а на соответствующих дополнительных выходах формируются стробы сопровождения. При однократном приеме в пределах одного цикла всех искомых слов на всех выходах запоминающего устройства 16е устанавливается логическая "1", и в этом случае по окончании Na-го тактового импульса последнего слова на первом входе элемента И 13 (или прямом выходе триггера 5) начинает формироваться (по (Na + 1)-му тактовому импульсу соответствующего слова) строб, сопровождающий информационную часть последнего принимаемого слова (фиг. 2.10). Тем самым, на выходе элемента И 13 (и на выходе селектора) формируется импульс, совпадающий со стробом сопровождения последнего искомого слова информационного цикла (фиг. 2.12) и информирующий об окончании цикла приема информации. Этот импульс проходит через элемент ИЛИ 6 на R-вход триггера 18 и устанавливает своим передним фронтом его в логический "0" по выходу, закрывая, тем самым, коммутатор 15 (фиг. 2.14). Задний фронт выходного импульсаселектора сбрасывает ячейки запоминающего устройства 16 в логический "0" (фиг. 2.12, 2.15.1, 2.15.3 пунктиром). Селектор возвращается в исходное состояние и готов к приему очередного информационного цикла. Then, similarly, the remaining information words are once received once, to the addresses of which the decoder 2 is configured. In this case, the corresponding cells of the storage device 16 are set to the logical “1” at the output (Fig. 2.15.1, 2.15.2 and 2.15.3 show the dotted line case to receive three different information words from the input data stream), and tracking gates are formed on the corresponding additional outputs. With a single reception within one cycle of all the searched words on all outputs of the storage device 16e, a logical "1" is set, and in this case, at the end of the Na-th clock pulse of the last word, the first input of the And 13 element (or the direct output of trigger 5) begins to form (by the (Na + 1) th clock pulse of the corresponding word), the strobe accompanying the information part of the last received word (Fig. 2.10). Thus, an impulse is formed at the output of the And 13 element (and at the output of the selector), which coincides with the strobe of tracking the last searched word of the information cycle (Fig. 2.12) and informs about the end of the information reception cycle. This pulse passes through the OR element 6 to the R-input of the trigger 18 and sets its leading edge to its logical "0" output, closing, thereby, the switch 15 (Fig. 2.14). The trailing edge of the output pulse of the selector resets the cells of the storage device 16 to a logical "0" (Fig. 2.12, 2.15.1, 2.15.3 dotted line). The selector returns to its original state and is ready to receive the next information cycle.

В случае приема в течение цикла кодового слова адрес которого не соответствует требуемому (на него не настроен дешифратор 2), ни на одном из выходов дешифратора 2 не формируется логическая "1", как это было и у прототипа, т. е. ни одна из ячеек запоминающего устройства 16 не установится в логическую "1", и ни на одном дополнительном выходе селектора не сформируется строб сопровождения информационной части слова. If a code word is received during the cycle, the address of which does not match the required one (decoder 2 is not configured for it), no logical “1” is generated at any of the outputs of decoder 2, as was the case with the prototype, that is, none of cells of the storage device 16 will not be set to logical "1", and no strobe of tracking the information part of the word will be formed at any additional output of the selector.

В случае, если после окончания очередного кодового слова раньше, чем через время τ_n (т.е. во время паузы, которую должно селектировать предлагаемое устройство) на селектор начинает поступать новое кодовое слово или импульсная помеха, то это слово или помеха не могут быть приняты селектором (так же как и прототипом), т.к. счет в счетчике 3 на время паузы τ_n запрещен логическим "0" с выхода триггера 11 (фиг. 2.8). Значит не может быть сформирован импульс разрешения для дешифратора 2, а также для элемента И 13, группы из n элементов И 20 и элемента И 17. Закрыт счетчик 3 для счета будет до тех пор, пока пауза между кодовыми словами не станет равной τ_n, так как только тогда может переброситься триггер 11, удерживающий счетчик 3.In the event that after the end of the next codeword earlier than after the time τ _n (i.e., during the pause that the proposed device should select) a new code word or impulse noise starts to arrive at the selector, then this word or interference cannot be accepted by the selector (as well as the prototype), because the count in the counter 3 for a pause time τ _{n is} prohibited by a logical "0" from the output of trigger 11 (Fig. 2.8). This means that a resolution pulse cannot be generated for decoder 2, and also for element And 13, a group of n elements And 20 and element And 17. The counter 3 for the account is closed until the pause between the code words becomes τ _n , since only then can trigger 11 trigger holding counter 3.

В предлагаемом устройстве, как и в прототипе, в качестве генератора тактовых импульсов 9 может быть использован любой известный импульсный генератор. Остальные же элементы селектора могут быть реализованы на соответствующих микросхемах общедоступных серий. Например, регистры 1, 8 - 564ИР2, дешифратор 2 -533ИД7, счетчик 3 564ИЕ10 (с инверсией тактового входа на 564ЛН2), дешифраторы 4, 10, 19 564ИД1, триггер 5 564ТМ2 (с инверсией С-входа на 564ЛН2), элементы ИЛИ 6, 7 533ЛЛ1, триггер 11 564ТМ2, элементы И 12, 13, 17 533ЛИ1, инвертор 14 564ЛН2, коммутатор 15 набор ключей 564КТ3, запоминающее устройство 16 набор триггеров 564ТМ2 (с инверсной установкой в логический "0" по С-входу через 564ЛН2), RS-триггер 18 564ТР2, группа из n элементов И 20 набор из n/4 микросхем 533ЛИ1. In the proposed device, as in the prototype, as a clock generator 9 can be used any known pulse generator. The remaining elements of the selector can be implemented on the corresponding chips of the public series. For example, registers 1, 8 - 564IR2, decoder 2-533ID7, counter 3 564IE10 (with inverse of clock input to 564ЛН2), decoders 4, 10, 19 564ID1, trigger 5 564ТМ2 (with inversion of С-input to 564ЛН2), OR elements 6 , 7 533LL1, trigger 11 564ТМ2, elements 12, 13, 17 533Л1, inverter 14 564ЛН2, switch 15 set of keys 564КТ3, memory 16 set of triggers 564ТМ2 (with inverse setting to logical "0" via C-input through 564Л2), RS-trigger 18 564TP2, a group of n elements And 20 a set of n / 4 chips 533LI1.

Таким образом, за счет введения новых элементов и связей в предлагаемом селекторе обеспечивается возможность работы в цикловом режиме приема информации, и, тем самым, становится возможным применение предлагаемого устройства, например, при работе с приемоиндикаторами спутниковых навигационных систем для приема от них необходимой информации. Thus, by introducing new elements and relationships in the proposed selector, it is possible to operate in a cyclic mode of receiving information, and thereby it becomes possible to use the proposed device, for example, when working with receiver indicators of satellite navigation systems to receive necessary information from them.

Claims (1)

Селектор импульсов заданной кодовой комбинации, содержащий первый сдвиговый регистр, D-вход которого соединен с информационной шиной, первый дешифратор и первый элемент ИЛИ, а также последовательно соединенные генератор тактовых импульсов, второй сдвиговый регистр, второй элемент ИЛИ, инвертор и счетчик импульсов, выходы которого через второй дешифратор подключены к S-входу первого триггера, а через третий дешифратор к C-входу второго триггера, S-вход которого соединен с выходом инвертора, прямой выход с входом разрешения счета счетчика импульсов, а инверсный выход с R-входом первого триггера, C-вход которого объединен с R-входом второго сдвигового регистра и подключен к входу сброса, прямой выход первого триггера подключен к первому входу первого элемента И, а инверсный через второй элемент И к C-входу первого сдвигового регистра, D-входы первого и второго триггеров соединены с общей шиной, тактовый вход селектора подключен к D-входу второго сдвигового регистра, C-входу счетчика импульсов и второму входу второго элемента И, выход первого элемента И является выходом селектора, отличающийся тем, что в него дополнительно введены коммутатор, запоминающее устройство, третий элемент И, RS-триггер, четвертый дешифратор и группа из n элементов И, выходы которой являются дополнительными выходами селектора, первые входы элементов И группы соединены с соответствующими выходами первого дешифратора и информационными входами запоминающего устройства, а вторые входы объединены и подключены к прямому выходу первого триггера, управляющему входу первого дешифратора и второму входу третьего элемента И, первый вход которого подключен к выходу четвертого дешифратора, а выход является (n + 1)-м дополнительным выходом селектора и подключен к S-входу RS-триггера, выходы первого сдвигового регистра соединены с входами четвертого дешифратора и коммутатора, выходы которого подключены к информационным входам первого дешифратора, а управляющий вход к выходу RS-триггера, R-вход которого соединен с управляющим входом запоминающего устройства и с выходом первого элемента ИЛИ, первый вход которого подключен к шине сброса селектора, а второй вход к выходу первого элемента И, к второму групповому входу которого подключены выходы запоминающего устройства. A pulse selector of a given code combination containing a first shift register, the D-input of which is connected to the information bus, a first decoder and a first OR element, as well as a series-connected clock pulse generator, a second shift register, a second OR element, an inverter and a pulse counter, the outputs of which through the second decoder are connected to the S-input of the first trigger, and through the third decoder to the C-input of the second trigger, the S-input of which is connected to the inverter output, a direct output with the counter resolution input of the counter and pulses, and the inverse output with the R-input of the first trigger, the C-input of which is combined with the R-input of the second shift register and connected to the reset input, the direct output of the first trigger is connected to the first input of the first element And, and the inverse through the second element And to C the input of the first shift register, the D inputs of the first and second triggers are connected to a common bus, the clock input of the selector is connected to the D input of the second shift register, the C input of the pulse counter and the second input of the second element And the output of the first element And is the output of the selector,characterized in that a switch, a storage device, a third AND element, an RS flip-flop, a fourth decoder and a group of n AND elements, the outputs of which are additional outputs of the selector, are added to it, the first inputs of the AND elements are connected to the corresponding outputs of the first decoder and information inputs of the storage device, and the second inputs are combined and connected to the direct output of the first trigger, the control input of the first decoder and the second input of the third element And, the first input of which connected to the output of the fourth decoder, and the output is the (n + 1) -th additional output of the selector and connected to the S-input of the RS trigger, the outputs of the first shift register are connected to the inputs of the fourth decoder and switch, the outputs of which are connected to the information inputs of the first decoder, and the control input to the output of the RS-trigger, the R-input of which is connected to the control input of the storage device and to the output of the first OR element, the first input of which is connected to the reset bus of the selector, and the second input to the output of the first element AND, to oromu multicast entry whose outputs are connected to the memory device.

Images