RU1815796C - Digital balanced filter - Google Patents

Abstract

Использование - радиотехника дл  согласованной фильтрации сигналов. Сущность изобретени : цифровой согласованный фильтр содержит аналого- цифровой фильтр 1, регистр 2 сдвига, мультиплексор 3, посто нное запоминающее устройство 4, счетчик 5, сумматор 6, параллельный регистр 7, блок 8 синхронизации, блок 9 сравнени . 1 ил.Usage - radio engineering for consistent filtering of signals. SUMMARY OF THE INVENTION: A digital matched filter comprises an analog-to-digital filter 1, shift register 2, multiplexer 3, read-only memory 4, counter 5, adder 6, parallel register 7, synchronization unit 8, and comparison unit 9. 1 ill.

Description

ел Сate with

0000

ел VI ю аate VI y a

4 .зобрегение относитс  к радиотехнике и может быть использовано дл  согласованной фильтрации сигналов.4. Neglect refers to radio engineering and can be used for consistent filtering of signals.

Цель изобретени  - повышение быстродействи .The purpose of the invention is to increase speed.

На чертеже представлена электрическа  структурна  схема цифрового согласованного фильтра.The drawing shows an electrical structural diagram of a digital matched filter.

Цифровой согласованный фильтр содержит аналого-цифровой преобразователь /АЦП/ 1, регистр 2 сдвига, мультиплексор 3, посто нное запоминающее устройство /ПЗУ/ 4, счетчик 5, сумматор 6, параллельный регистр 7, блок 8 синхронизации, блок 9 сравнени .The digital matched filter contains an analog-to-digital converter / ADC / 1, shift register 2, multiplexer 3, read-only memory / ROM / 4, counter 5, adder 6, parallel register 7, synchronization unit 8, and comparison unit 9.

Работает цифровой согласованный фильтр следующим образом.The digital matched filter works as follows.

Фильтр выполн ет процедуру дискретной сверткиThe filter performs a discrete convolution procedure

5% У X(m)K-l}.K(p)l, 5% Y X (m) K-l} .K (p) l,

где S%, X(m)K-i, K(p)l q, т, р - разр дные числа,  вл ющиес  цифровыми эквивалентами соответственно сигнала S(t) на входе блока 9 сравнени , входного сигнала X(t) и импульсного отклика K(t) в моменты времени КА t, N - число отсчетов импульсного отклика.where S%, X (m) Ki, K (p) lq, t, p are bit numbers, which are digital equivalents of the signal S (t) at the input of the comparison unit 9, input signal X (t), and pulse response K, respectively (t) at the time instants of the spacecraft t, N is the number of samples of the impulse response.

На каждом К-ом интервале дискретизации в АЦП 1 осуществл етс  преобразование дискретного значени  A t в m-разр дное число x m$K. По разрешающему сигналу с п того выхода блока 8 синхронизации происходит запись в первую m-разр дную  чейку регистра 2 сдвига и одновременное продвижение по нему всех предыдущих значений )K-1...X(m)K-N.At each Kth sampling interval in ADC 1, a discrete value of A t is converted to an m-bit number x m $ K. By the enable signal from the fifth output of the synchronization unit 8, the shift register 2 is recorded in the first m-bit cell and all previous values) K-1 ... X (m) K-N are moved along it.

На прот жении интервала времени Л t состо ние выходов регистра 2 сдвига остаетс  неизменным. Последовательное подключение чисел к первой группе адресных входов ПЗУ 4 осуществл етс  с помощью мультиплексора 3, управл ющие входы которого подключены к соответствующим разр дам счетчика 5. Мультиплексор 3 имеет структуру Nx1, т.е. он в зависимости от кода на управл ющих входах осуществл ет подключение к m-разр дному выходу одного из Nm-разр дных входов. Изменение состо ни  счетчика 5 происходит с частотой N/ A tThroughout the time interval L t, the state of the outputs of the shift register 2 remains unchanged. The serial connection of numbers to the first group of address inputs of ROM 4 is carried out using multiplexer 3, the control inputs of which are connected to the corresponding bits of counter 5. Multiplexer 3 has the structure Nx1, i.e. depending on the code on the control inputs, it connects to the m-bit output of one of the Nm-bit inputs. The change in the state of counter 5 occurs with a frequency of N / A t

На нулевом коде счетчика начинаетс  цикл формировани  значений На первом шаге наличие нулевого кода на второй группе адресных входов /1,2,....т/ ПЗУThe cycle of generating values begins at the counter zero code. At the first step, the presence of a zero code at the second group of address inputs /1,2 ,....t/ ROM

4 и числа на первой группе адресных входов /1,2,...т/ обуславливает подачу на вторую группу входов сумматора 6 (-разр дного числа , равного произведению Х{т)(р10. На первую группу входов сумматора 6 на первом шаге поступает нулевое значение накапливаемой суммы . Запись полученной суммы в параллельный регистр 7 происходит по сигналу с третьего выхода блока 8 синхронизации. На следуюшем шаге происходит подключение числа Х т{К-1 к первой группе адресных ПЗУ 4 и на выходе сумматора 6 будет образована сумма4 and the numbers on the first group of address inputs / 1.2, ..., t / causes the adder 6 to be fed to the second group of inputs (-digit number equal to the product X (m) (p10. The first group of inputs of adder 6 in the first step The accumulated amount is set to 0. The received amount is written to parallel register 7. The signal is received from the third output of synchronization block 8. At the next step, the number X t {K-1 is connected to the first group of address ROMs 4 and the sum of 6 is formed at the output of adder

8нйЫи}-$н(,8th}} - $ n (,

котора  перепишетс  в параллельный регистр . Процесс повтор етс  N раз до образовани  результата дискретной свертки.which will be rewritten in a parallel register. The process is repeated N times until a discrete convolution result is obtained.

2525

Claims (1)

Формула изобретени The claims Цифровой согласованный фильтр, содержащий блок синхронизации и аналого-цифровой преобразователь, информационный вход которого  вл етс  информационным входомA digital matched filter containing a synchronization unit and an analog-to-digital converter, the information input of which is an information input цифрового согласованного фильтра, а тактовый вход соединен с первым выходом блока синхронизации, счетчик, вход которого соединен с вторым выходом блока синхронизации, последовательно соединенные сумматор, пзраллельный регистр, управл ющий вход которого соединен с третьим выходом блока синхронизации, а выходы соединены с первыми входами сумматора, и блок сравнени , уп- равл ющий вход которого соединен сdigital matched filter, and the clock input is connected to the first output of the synchronization unit, a counter whose input is connected to the second output of the synchronization unit, a series-connected adder, a parallel register, the control input of which is connected to the third output of the synchronization unit, and the outputs are connected to the first inputs of the adder , and a comparison unit, the control input of which is connected to четвертым выходом блока синхронизации, а выход  вл етс  выходом цифрового согласованного фильтра, отличающийс  тем, что, с целью повышени  быстродействи , в него введены последовательно соединенныеthe fourth output of the synchronization unit, and the output is the output of a digital matched filter, characterized in that, in order to improve performance, serially connected регистр сдвига, информационные входы которого соединены с выходами аналого-цифро- вого преобразовател , а управл ющий вход соединен с п тым выходом блока синхронизации , мультиплексор и посто нное запоминающее устройство, вторые входы которого соединены с управл ющими входами мультиплексора и выходом счетчика, а выходы - с вторыми входами сумматора.a shift register, the information inputs of which are connected to the outputs of the analog-to-digital converter, and the control input is connected to the fifth output of the synchronization unit, a multiplexer and read-only memory, the second inputs of which are connected to the control inputs of the multiplexer and the counter output, and the outputs - with the second inputs of the adder.