SU1262575A1 - Storage with self-check - Google Patents
Storage with self-check Download PDFInfo
- Publication number
- SU1262575A1 SU1262575A1 SU853866886A SU3866886A SU1262575A1 SU 1262575 A1 SU1262575 A1 SU 1262575A1 SU 853866886 A SU853866886 A SU 853866886A SU 3866886 A SU3866886 A SU 3866886A SU 1262575 A1 SU1262575 A1 SU 1262575A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- inputs
- output
- elements
- outputs
- Prior art date
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
Изобретение относитс к вьтчислительной технике, в частности к эапо .мннающим устройствам, и может быть использовано в факсимильной технике св зи. Целью изобретени вл етс увеличение информационной емкости устройства. Устройство содержит первый блок пам ти, два формировател импульсов, два триггера, первый регистр числа, первый- регистр адреса, первый дешифратор адреса, три блока сравнени , первый счетчик импульсов, два распределител импульсов, две группы регистров адресов неисправных чеек, две группы элементов И, смесь элементов И, три элемента ИЛИ, а также вновь введенные второй блок пам ти , второй регистр адреса, второй дешифратор ддреса, группы элементов И с .третьей- по седьмую, второй счет .чик импульсов, третью и четвертую группы регистров адресов неисправных чеек, четвертый и п тый блоки сравнени , третий и четвертый распределители импульсов, третий формирователь импульсов, группу элементов ШШ, элементы И с восьмого по двенадцатый и элементы ИЛИ с четвертого по седьмой . Увеличение информационной ем-кости устройства достигаетс аа счет того, что при отказе чейки в первом блоке пам ти информаци записыс ваетс на второй блок пам ти. Контроль состо ни чеек блоков пам ти выполн етс путем сравнени записанс ной и считанной информации. Обеспечено неоднократное повторное обращение к отказавшей чейке в обоих блоках пам ти дл устранени случайного сбо вследствие вли ни помехи и ю Ф ю ел вы влени действительно дефектной чейки пам ти. Число повторных обращений к блокам пам ти ограничено переполнением счетчиков импульсов. « 4 ил. The invention relates to a numbering technique, in particular, to a plurality of communication devices, and can be used in facsimile communication technology. The aim of the invention is to increase the information capacity of the device. The device contains the first memory block, two pulse generators, two triggers, the first number register, the first address register, the first address decoder, three comparison blocks, the first pulse counter, two pulse distributors, two groups of address registers of the faulty cells, two groups of AND elements , a mixture of AND elements, three OR elements, as well as the newly introduced second memory block, the second address register, the second decoder of the address, the AND element groups from the third to the seventh, the second count of the pulse pulses, the third and fourth groups of registers addresses of faulty cells, the fourth and fifth units of comparison, the third and fourth pulse distributors, the third pulse shaper, the group of elements SH, the elements AND from the eighth to the twelfth, and the elements OR from the fourth to the seventh. An increase in the information capacity of the device is achieved by aa due to the fact that in the event of a cell failure in the first memory block, the information is recorded on the second memory block. Monitoring the state of the memory blocks is performed by comparing the recorded and read information. Repeated access to the failed cell in both memory blocks has been ensured to eliminate accidental failure due to interference and the detection of a really defective memory cell. The number of repeated calls to memory blocks is limited by the overflow of pulse counters. “4 ill.
Description
Изобретение относитс к вычислительной технике, в частности к эапоминающим устройствам, и может быть использовано в -факсимильной технике св зи.The invention relates to computing, in particular to e-storage devices, and can be used in facsimile communication technology.
Целью изобретени вл етс увеличение информационной емкости устройства.The aim of the invention is to increase the information capacity of the device.
На фиг .1-4 представлена функциональна схема предложеного устройства .Fig.1-4 presents a functional diagram of the proposed device.
Устройство содержит элементы И с первого по п тый, первый 6 и второй 7 элементы ИЛИ, первьгй 8 и 9 триггеры, первьй формирователь 10 импульсов, регистр И числ, первый регистр 12 адреса, первый дешифратор Ю адреса и первый блок 14 сравнени и имеет информационные входы 15.The device contains elements AND from first to fifth, first 6 and second 7 elements OR, first 8 and 9 triggers, first driver 10 pulses, register And numbers, first register 12 addresses, first decoder address Yu and first block 14 comparison and has information entrances 15.
Устройство содержит также первый блок 16 пам ти, первый счетчик 17 импульсов, шестой элемент И 18 третий элемент ИЛИ 19, перв-ую 20 и вторую 21 группы элеме тов И, первую 22 и вторую 23 группы регистров адресов неисправных чеек,-второй 24 и третий 25 блоки сравнени , седьмой элемент И 2i6, первый 27 и второй 28 распределители импульсов второй блок 29 пам ти, второй регистр 30 адреса , второй дешифратор 31 адреса, элементы И 32-37 с восьмого по четьфнадцатый , четвертый элемент ИЛИ 38, группу элементов ИЛИ 39, п тый 40 и шестой 41 элементы ИЛИ, второй .счетчик 42 импульсов, группы элементов И 43-47 с третьей по седьмую, третью 48 и четвертую 49 группы регистров адресов неисправных чеек, четвертый 50 и п тый 51 блоки сравнени третий 52 и четвертый 53 распределители иИпульсов, элементы И 54-57 с п тнадцатого по восемнадцатый, второ 58 и третий 5,9 формирователи импульсов , седьмой элемент ИЛИ 60 и дев т надцатый элемент И 61. ч The device also contains the first memory block 16, the first counter 17 pulses, the sixth element AND 18 the third element OR 19, the first 20 and the second 21 groups of elements I, the first 22 and the second 23 groups of registers of addresses of faulty cells, the second 24 and the third 25 comparison blocks, the seventh element AND 2i6, the first 27 and second 28 pulse distributors, the second memory block 29, the second address register 30, the second address decoder 31, the AND elements 32-37 from the eighth to the fourteenth, the fourth element OR 38, a group of elements OR 39, Fifth 40 and Sixth 41 elements OR, second counter 42 pulse s, groups of elements I 43-47 from the third to the seventh, third 48 and fourth 49 groups of registers of addresses of faulty cells, fourth 50 and fifth fifth blocks of comparison, the third 52 and fourth 53 distributors and pulses, elements And 54-57 from the fifteenth to the eighteenth , second 58 and third 5.9 pulse formers, seventh element OR 60 and nine ninth element AND 61. h
На схеме обрзначени также вход 62 установки в исходное .состо ние, уп-. рдвл юпщй вход 63, тактовый вход 64 и выводы 65 устройства.In the design diagram, also input 62 of the installation to the initial state, up. pdvl yupschy input 63, clock input 64 and pins 65 of the device.
. Информационные емкости бликов. 16 и 29 равны. . Information capacity glare. 16 and 29 are equal.
Устройство.работает следующим образом.The device works as follows.
Э исходном состо нии триггеры 8 и 9 установлены в нулевое сое о ние импульсом по входу 62, этим йсе сигна лом в исходное состо ние устанавливаютс регистры 1,2 и 30 и дешифраторы 13 и 31, а, также распределители 27, 28, 52 и 53 и регистры 22, 23, 48 и 49.In the initial state, the flip-flops 8 and 9 are set to zero zero with a pulse at input 62, with this signal the registers 1,2 and 30 and the decoders 13 and 31 are set to the initial state, as well as the distributors 27, 28, 52 and 53 and registers 22, 23, 48 and 49.
Регистр 12 и дешифратор 13 выб рают адрес исходных чеек блока 16, а регистр 30 и дешифратор 31 выбирают адрес исходных чеек блока 29. В регистр 11 введена исходна информаци дл записи в блок 16. На вход 63 поступает импульс входной частоты который проходит через элемент И 1 на счетный вход триггера 8 и через элементы И 3 и ИЛИ 19 на управл ющий вход блока 16, записыва в него информацию с выходов регистра 11. Спад первого входного импульса переводит триггер 8 в единичное состо ние. Отсутствие сигнал на управл ющем вход блока 16 при наличии выбранных адресов в регистре 12 и дешифраторе 13 соответствует режиму выдачи информации из блока 16.Register 12 and decoder 13 select the address of the source cells of block 16, and register 30 and decoder 31 select the address of the source cells of block 29. In register 11, input information is entered to write to block 16. Input pulse 63 arrives at input 63 1 to the counting input of the trigger 8 and through the elements AND 3 and OR 19 to the control input of the block 16, recording information from the outputs of the register 11 into it. The fall of the first input pulse converts the trigger 8 to the unit state. The absence of a signal at the control input of the block 16 in the presence of the selected addresses in the register 12 and the decoder 13 corresponds to the mode of issuing information from block 16.
Информаци с блока 16 поступает на входы блока 14 через элементы И 43 и ИЛИ 39, где она сравниваетс с информацией, поступающей с выходов регистра 11, и в случае их совпадени с выхода блока 14 на элемент И 1 поступает потенциал, разрешающий прохождение второго импульса входной частоты с входа 63.The information from block 16 is fed to the inputs of block 14 through AND 43 and OR 39, where it is compared with the information from register 11 outputs, and if they coincide with the output of block 14, the potential allowing the passage of the second pulse frequency from input 63.
Второй импульс входной частоты поступает на счетный вход триггера 8 через элемент И 2 на вход формировател 10 и через элемент ИЛИ 6 на вход регистра 12..Спад этого импульса измен ет состо ние регистра 12,. выбира тем самым следующий адрес блока 16, запускает формирователь 10 сбрасыва регистр 11, и переводит триггер 8 в нулевое состо ние. Затем в регистр 11 вводитс нова информаци дл записи в блок 16.The second pulse of the input frequency is fed to the counting input of the trigger 8 through the element AND 2 to the input of the imaging unit 10 and through the element OR 6 to the input of the register 12. The drop of this pulse changes the state of the register 12 ,. thereby selecting the next address of block 16, starts shaper 10 by resetting register 11, and sets trigger 8 to the zero state. Then, in register 11, new information is entered for recording in block 16.
Далее работа устройства проходит по описанному алгоритму.Next, the device operates according to the described algorithm.
В случае разового отказа чейки в блоке 16 информаци на входах блока 14 не совпадает и на его выходе отсутствует разрешающий Потенциал, вследствие чего очередной импульс с входа 63 не проходит на вход триггера 8. Отсутствие сигнала на выходе блока 14 позвол ет импульсам-с входа 63 пройти через элементы И 18 и ИЛИ 19 на управл ющий вход блока 16 и ,повторить запись информации с регистра; 1 в блок 16.In the case of a single cell failure in block 16, the information at the inputs of block 14 does not match and there is no permitting potential at its output, as a result of which the next pulse from input 63 does not pass to the trigger input 8. The absence of a signal at the output of block 14 allows pulses from input 63 go through the elements AND 18 and OR 19 to the control input of block 16 and, repeat the recording of information from the register; 1 in block 16.
Такое повторение обращени к отказавшей чейке позвол ет устранить сбой в блоке 16, который наступил вследствие вли ни помехи в момент сигнала на управл ющий вход блока 1 Количество импульсов повториого обращени к отказавшей чейке блока 16 фиксируетс счетчиком 17, переполнение которого вызывает на его выходе запрещающий сигнал дл элемента И 18, при этом обращение к бл ку через элемент И 3 прекращаетс , разрешаетс прохождение импульсов тактовой ««:астоты с входа 64, которые поступают на управл ющий вход блока 29, записыва в него информацию с регистра 11. Х)дновременно с игнап с выхода сче чика ,17 поступает на разрешающие входы элементов И 20 и 21, записыва /в регистры 22 и.23 адрес неисправно чейки блока 16. Неисправность чей ки блока пам ти может характеризоватьс также выходом из стро ключе ( не показан), подключающих чейку пам ти к выходу, блока пам ти и вход щих в состав микросхем, на которы построен .блок пам ти. Количество импульсов обращени к блоку 29 фиксируетс счетчиком 42. Сигнал переполнени счетчика 17 через- элемент ИЛИ 41 закрьтает элементы И 43 и открывает элементы И 44, к которым подводитс информаци с выхода блока 29 дл контрол правильности записи информации в него, пос редством сравнени в блоке 14 инфор мации на выходе блока 29 и информац на выходе регистра 11, Если запись информации в блок 29 прошлабез сбоев, то на выходе блока 14 по вл етс сигнал, который через элемент И 4 и элемент ИЛИ 7 поступает на элемент И 1 в качестве разрешающего дл прохождени импуль са смены адреса в блоке 16 через элементы И 2 или ИЛИ бив блоке 29 через элементы И 32 и ИЛИ 38, одновременно импульсы с выхода элемента И 32 через формирователь 58 устанавливают в исходное состо ние счетчики 17 и 42, а спад импульса с выхода элемента И 2 через формировател 10 сбрасывает регистр 11. При установке счетчика 17 в исход ное состо ние исчезновение сигнала переполнени счетчика 17 через элемент ИЛИ 40 воздействует на распределитель 28, с помощью которого выбираетс очередной регистр из регист 754 ров 23. -Дешифрптор 13 измпи оч ci;oe состо ние под воздейстпипм сипглла с выхода элемента И 55, который фпксирует момент переполнени регистра 12 и тем самым выбирает новую группу чеек пам ти блока 16. Распределитель 27 выбирает новый регистр в группе регистров 22 сигналом с выхода элемента И 32, кото- . рый проходит через элемент И 37 в момент фиксации переполнени регистра 12. ., Далее работа устройства проходит по описанному алгоритму при обращении к блоку 16 пам ти. Если запись информации в блок 29 происходит со сбо ми и по вл етс сигнал пeJ eпoлнeни счетчика 42,то , этот сигнал поступает на элементы И 46 и 47, через которые в соот- ветствующие из регистров 48 и 49 записываетс адрес неисправной чей- . ки блока 29, спад .этого сигнала через элемент И 3 воздействует на регистр 3Q, выбира о51ередную чейку блока 29, и через элемент ИЛИ 60 воздействует на распределитель 52, выбира новый регистр в группе регистров 48 дл записи адреса чейки блока 29, если она окажетс неисправной. Обра щение- к блоку 29 продолжаетс до момента записи информации в него без сбо . Если при записи информации в блок 29 все чейки перебраны, то по вл етс сигнал на выходе дешифратора 31, который воспринимаетс как сигнал отказа , указывающий на то, что сохранить рабочий объем пам ти блока 16 за счет чеек блока 29 невозможно, и блоки 16 и 29 пам ти следует ремонтировать или заменить на другие. При :ремонте: блока 16 отключаетс от входа 6$источник тактовых импульсов , при заполнении счетчика 17 снимаетс разрешение с соответствующего элемента И 18 и устройство остаетс режиме проверки записанной инфорации , а индикаторы (не показаны) егистров 12 и дешифратора 13 указыают координаты неисправной чейки. Выбор последнего адреса чейки лока 16 при записи информации в него иксируетс элементом И 56, при этом а его выходе по вл етс сигнал, оторый по спаду запускает формироатель 59, импульс с выхода которого брасывает распределители 27, 28, 52 S и 53, pervfCTpbi 12 и 30 и дешифрато О и 31, э также переводит триггер и единичное состо ние, что соотпетствует режиму считывани информации из блока 16. В режиме считывани импульсы с входа 63 через элементы И 5 и ИЛИ 6 поступают в регистр 12 дл смены адрр-са чеек блока 16. При совпадении очередного адреса чейки блока 16 с адресом, который записан.в одном из регистров 22 и 23, блоки 24 и 25 вырабатывают сигналы, которые через элементы И 26 и ИЛИ 41 закрывают элементы И 43 и открыпают элементы И 44, через которые с выхода блока 29 снимаетс записанна в нег информаци , котора далее через эле мент ИЛИ 39 и элементы И 45 поступа ет на выходы 65 устройства, так как элементы И 45 открыты сигналами с выхода триггера 9 и элемента И 35. Если запись информации в блок 29 проходила со сбоем и адрес неисправной чейки, занесенный в регист 48 и 49, совпадает с выбранным адре сом чеек блока 16, то блоки 50 и 51 вырабатывают сигналы, которые че рез элемент И 35 закрывают элементы И 45, отключа выходы 65 устройства При этом сигнал с выхода элемента И 26 поступает на элемент И 33 в качестве разрешающего дл прохожден импульсов смены адреса в регистре одновременно со сменой адреса в регистре .12, а сигнал с выхода элемен , та И 35поступает на элемент И 61 качестве разрешающего дл импульса с выхода элемента ИЛИ 6, который через элемент ИЛИ 60 воздействует ha распределитель 52 и выбирает следующий регистр в группе регистров 48. Окончание режима считывани определ етс сигналом на выходе формировател 59, который сбрасывает регистры 12 и 13,.дешифраторы 13 и .31 и через открытый элемент И 57 регистры 22, 23, 48 и 49, спад сигнала на выходе формировател 59 возвращает триггер 9 в нулевое сос то ние , перевод устройство вновь в режим записи информации. Формула , изобретени Запоминающее устройство с самоконтролем , содержащее первый блок пам ти, первый региглр адреса, первый дешифратор адреса, регистр числе. первый и втором формирователи импульсоп , триггеры, первый счетчик импульсов , блоки сравнени , группы регистров адресов неисправных чеек, распределители импульсов, элементы И, элементы ИЛИ и группы элементов И, причем выход первого элемента И соединен с первыми входами второго и третьего его элементов И и счетным входом первого триггера, единичный выход которого подключен к первому входу четвертого элемента И и второму входу второго элемента И, выход которого соединен с входом первого формировател 1тмпульсав и первым входом первого элемента ИЛИ, выход которого подключен к входу первого регистра адреса, а второй вход - к выходу п того элемента И, первьпЧ вход которого- соединен с единичньм выходом второго триггера, нулевой выход которого подключен к первому входу первого элемента И, второй вход которого Соединен с выходом второго элемента ИЛИ, первый вход Которого подключен к нулевому выходу первого триггера и второку входу третьего элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, выход которого подключен к управл ющему входу первого блока пам ти, первый вход шестого элемента И соединен с единичным выходом первого триггера,; выход первого блока сравнени подключен к вторым входам четвертого и шестого элементов И, выходы которых соединены соответственно с вторым входом второго элемента ИЛИ и с вторьт входом третьего элемента ИЛИ и счетным входом первого счетчика импульсов , выход которого подключен к третьему входу шестого элемента И и первым входам элементов И первой и второй групп, выходы первого дешифратора адреса соединены с одними из входов второго блока сравнени , вторыми в: одами элементов И первой группы и одними из адресных входов первого блока пам ти, другие адресные входы которого подключены к выходам первого регистра адреса, вторым входам элементов И второй группы и одним из входов третьего блока сравнени , выходы элементов И первой и второй групп соединены соответствен7 но с одними из входов регистров адресов неисправных чеек первой и второй групп, выходы которых подключены соответственно к другим входам второго и третьего блоков сравнени , выходы которых соединены с входами сед мого элемента И,выход первого формиро бател импульсов подключен к перво установочному входу первого счетчик импульсов и одному из входов регист ра числа выходы которого соединены одними из входов первого блока ; сравнени и числовыми входами первого блока пам ти, другие входы регистра числа вл ютс ииформационными входами устройства, второй вхо п того элемента И, третьи входы пер вого и шестого элемечтов И вл ютс управл нщим входом устройства, о тл и ч а ю щ в е с тем, что, с цв лью увеличени информационной емкос устройства, в него введены второй блок пам ти, второй регистр адреса, второй дешифратор адреса, второй счетчик импульсов, третий формиройа тель импульсов, треть и чертверта группы регистров адресов неисправных чеек, четвертый и п тый блоки срав нени , третий и четвертый распредели тели импульсов, группы элементов И с третьей по седьмую, группа элементов ИЛИ, элементы И с восьмого по дев тнадцатий и элементы ИЛИ с четвертого по седьмой, причем первые входы п того и седьмого элементов ИЛИ, восьмого и дес того элементов И соединены с выходом первого формировател импульсов, второй вход восьмого элементв И подключен к выходу первого элемента И, а выход к в5соду второго формировател импуль сов, первйму входу тринадцатого элемента И и первому входу четвертого элемента ИЛИ, второй вход которого соединен с выходом дев того элемента И и вторым входом п того элемента ИЛИ, выход четвертого элемента ИЛИ подключен к входу второго регистра адреса, выходы которого соединены с входами п тнадцатого элемента И, первыми входами элементов И шестоЯ группы, одними из входов третьего блока сравнени и одними иа адресных входов второго блока пам ти, другие адресные входы которого подключены к выходам второго дешифратора адреса первым входам элементов И седьмой группы и одним из входов четвертого 758 блока сравнени , выходы третьеIo и четвертого блоков сравнепи сооди(1е ы с входами одиннадцатого элемента И, а другие входы - с выходами реристров адресов неисправных чеек третьей и четвертой групп соответственно , одни из входов которых подключены к выходам элементов И шестой и седьмой групп соответственно, вторые входы которых, первый вход седьмого элемента ИЛИ и TpeTira вход четвертого элемента ИЛИ соединены с выходом второго счетчика импульсов, счетный вход которого подключен к выходу дес того элемента И и управл ющему входу второго блока пам ти, информационные входы которого соединены с выходами регистра числа, а выходы - с первыми входами элементов И четвертой группы, выходы которых подключены в первым входам элементов ИЛИ группы, вторые входы которых соединены с выходами элементов И третьей группы, первые входы которых подключены к выходам первого блока пам ти, вторые входь элементов И третьей и четвертой групп соединены с выходом шестого элемента ИЛИ, второй вход которого и первый вход дев того элемента И подключены к выходу седьмого элементаИ, выход п т-, надцатого элемента И соединен с входом второго дешифратора адреса . и первым входом двенадцатого элемента И, второй вход которого подключен к выходу первого элемента ИЛИ и первому входу дев тнадцатого элемента И, выход которого соединен с вторым входом седьмого элемента ИЛИ, выход которого подключен к первому входу третьего распределител импуль сов, выход двенадцатого элемента И соединен с первым вгиэдом четвертого распределител импульсов, выходы . третьего и четвертого распределителей импульсов подключены соответс венно ,к другим входам регистров адресов неисправных чеек третьей и четвертой групп, выход одинадцатого элемента И соединен с втод1-м входом Двенадцатого элемента И и первыми входами элементов И п той группы, вторые входы которых подключены к ыходам элементов ИЛИ группы и другим входам первого блока сравнени , ходы шестнадцатого элемента И соеинены с выходами первого регистра дреса, а выход подключен к входуSuch a repetition of the address to the failed cell eliminates the failure in block 16, which occurred due to the influence of interference at the moment of the signal on the control input of block 1 The number of repetition pulses to the failed cell of block 16 is detected by a counter 17, the overflow of which causes an output signal at its output for the element 18, the access to the block through the element 3 is stopped, the passage of the clock pulses is allowed "": the astrotes from the input 64, which are fed to the control input of the unit 29, recording in it From register 11. X) at the same time from the ignator output from the counter, 17 enters the enable inputs of elements AND 20 and 21, writing / writing to registers 22 and 23 the address of the malfunctioning cell 16. The malfunction of whose memory unit ki can also be characterized by the output From the system key (not shown), connecting the memory cell to the output, the memory block and those included in the microcircuits on which the memory block is built. The number of pulses to access block 29 is fixed by a counter 42. The overflow signal of counter 17 through the element OR 41 closes the elements AND 43 and opens the elements AND 44 to which information is output from the output of block 29 to check the correctness of the information recorded in it, by comparison in the block 14 information at the output of block 29 and information at the output of register 11; If the information is recorded in block 29 after failures, then the output of block 14 is a signal that, through the AND 4 element and the OR 7 element, arrives at the AND 1 element as an enabler for n the change of the address change pulse in block 16 through AND 2 or OR elements of block 29 through AND 32 and OR 38 elements; simultaneously, the pulses from the output of the AND 32 element through the driver 58 set the initial state of the counters 17 and 42, and the pulse decay from the output element 2 through the imaging unit 10 resets register 11. When setting counter 17 to the initial state, the disappearance of the overflow signal of counter 17 through the element OR 40 acts on the distributor 28, which selects the next register from registers 754 moat 23. ci ; oe state under the influence of a sipgl from the output of the element 55, which is used to register the moment of the register 12 overflow, and thereby selects a new group of memory cells of the block 16. The valve 27 selects a new register in the group of registers 22 with a signal from the output of the element 32, which. It passes through the element I 37 at the moment of registering the overflow of the register 12.. Then, the device operates according to the described algorithm when accessing the memory block 16. If the recording of information in block 29 fails and the signal appears on the counter 42, then this signal goes to elements 46 and 47, through which the address of the defective is written to the corresponding registers 48 and 49. unit 29, the decay of this signal through AND 3 acts on register 3Q, selects an ordinary cell of block 29, and through OR OR 60 acts on distributor 52, selects a new register in group of registers 48 to record the cell address of block 29, if it appears faulty. The call to block 29 continues until information is written to it without failure. If, when writing information to block 29, all the cells are enumerated, a signal appears at the output of the decoder 31, which is perceived as a failure signal, indicating that it is impossible to save the working volume of the memory of block 16 by block 29, and blocks 16 and 29 memory should be repaired or replaced. When: repair: block 16 is disconnected from input 6 $, the source of clock pulses, when the counter 17 is filled, the resolution is removed from the corresponding element AND 18 and the device remains in the check mode of the recorded information, and the indicators (not shown) of register 12 and the decoder 13 indicate the coordinates of the faulty cell. The selection of the last address of the cell location 16 when writing information to it is ixified by the element I 56, while a signal appears on its output that starts the former 59, the pulse from the output of which throws the distributors 27, 28, 52 S and 53, pervfCTpbi 12 and 30 and decrypted O and 31, e also translates a trigger and a single state, which corresponds to the mode of reading information from block 16. In the read mode, the pulses from input 63 through AND 5 and OR 6 elements go to register 12 to change the address of cells block 16. If the next address of the cell block 16 with a In one of the registers 22 and 23, blocks 24 and 25 produce signals that AND 6 and OR 41 close elements AND 43 and open AND elements 44, through which information recorded in the neg is removed from the output of block 29, which then through the element OR 39 and the elements AND 45 enters the outputs 65 of the device, since the elements AND 45 are open by the signals from the output of the trigger 9 and the element AND 35. If the recording of information in block 29 failed, the address of the faulty cell stored in regist 48 and 49, coincides with the selected som of the cells of block 16, then b locks 50 and 51 generate signals that, through element 35, close elements AND 45, disconnecting the device outputs 65. The signal from the output of element AND 26 enters element AND 33 as permitting the change of address pulses in the register to pass along with the change of address in register .12, and the signal from the output of the element, that AND 35 goes to the element AND 61 as a permitting pulse from the output of the element OR 6, which through the element OR 60 acts ha distributor 52 and selects the next register in the group of registers 48. End of the read mode determined by the signal at the output of the generator 59, which resets the registers 12 and 13, the decryptors 13 and .31 and through the open element 57 and the registers 22, 23, 48 and 49, the decline of the signal at the output of the generator 59 returns the trigger 9 to zero basis , transfer the device back to the recording mode information. The formula of the invention is a self-monitoring storage device containing the first memory block, the first address regigr, the first address decoder, the register number. the first and second pulse formers, triggers, first pulse counter, comparison blocks, groups of address registers of faulty cells, pulse distributors, AND elements, OR elements and AND groups of elements, with the output of the first AND element connected to the first inputs of the second and third elements AND the counting input of the first trigger, the unit output of which is connected to the first input of the fourth element AND and the second input of the second element AND, the output of which is connected to the input of the first shaper 1mt pulse and the first input of the first the OR element whose output is connected to the input of the first address register, and the second input to the output of the fifth element AND, the first input of which is connected to the single output of the second trigger, the zero output of which is connected to the first input of the first element AND, the second input of which is connected to the output of the second element OR, whose first input is connected to the zero output of the first trigger and the second input of the third element AND, the output of which is connected to the first input of the third OR element, whose output is connected to the control input of the first block am ti, the first input of the sixth AND gate connected to the output of the first trigger unit ,; the output of the first comparison unit is connected to the second inputs of the fourth and sixth And elements, the outputs of which are connected respectively to the second input of the second OR element and to the second input of the third OR element and the counting input of the first pulse counter, the output of which is connected to the third input of the sixth And element and the first inputs elements of the first and second groups, the outputs of the first address decoder are connected to one of the inputs of the second comparison unit, the second in: the signals of the elements of the first group and one of the address inputs of the first memory block those other address inputs of which are connected to the outputs of the first address register, the second inputs of the AND elements of the second group and one of the inputs of the third comparison block, the outputs of the AND elements of the first and second groups are connected respectively with one of the inputs of the addresses registers of the faulty cells of the first and second groups, the outputs of which are connected respectively to the other inputs of the second and third blocks of the comparison, the outputs of which are connected to the inputs of the seventh And element, the output of the first impulse is connected to the first installation input ervogo pulse counter and one of the inputs of registers of pa outputs of which are connected one of the inputs of the first block; comparisons and numeric inputs of the first memory block, the other inputs of the number register are information inputs of the device, the second input element AND, the third inputs of the first and sixth elements AND are the control input of the device, etc. so that, with the increase in the information capacitance of the device, a second memory block, a second address register, a second address decoder, a second pulse counter, a third pulse driver, a third and a dash of a group of address registers of faulty cells, a fourth and n the third comparison block, the third and fourth distributions of impulses, the groups of elements AND from the third to the seventh, the group of elements OR, the elements AND from the eighth to the nineteenth and the elements OR from the fourth to the seventh, with the first inputs of the fifth and seventh elements OR, the eighth and the tenth element And are connected to the output of the first pulse generator, the second input of the eighth element And is connected to the output of the first element And, and the output to the 5th channel of the second pulse generator, the first input of the thirteenth element And and the first input of the fourth element and OR, the second input of which is connected to the output of the ninth element AND and the second input of the fifth element OR, the output of the fourth element OR is connected to the input of the second address register, the outputs of which are connected to the inputs of the fifteenth element AND, the first inputs of the AND elements of the sixth group, one from the inputs of the third unit of comparison and one of the address inputs of the second memory block, the other address inputs of which are connected to the outputs of the second address decoder to the first inputs of the elements of the seventh group and one of the inputs of the fourth 758 comparison unit, the third Io and fourth blocks of the Comparative Sood (1st s with the inputs of the eleventh element I, and the other inputs with the outputs of the reistors of the addresses of the faulty cells of the third and fourth groups, respectively, one of the inputs of which are connected to the outputs of the elements of the sixth and seventh groups, respectively, the second inputs of , the first input of the seventh element OR and TpeTira the input of the fourth element OR are connected to the output of the second pulse counter, the counting input of which is connected to the output of the tenth element AND and to the control input of the second memory block, inf The input inputs of which are connected to the outputs of the number register, and outputs to the first inputs of elements AND of the fourth group, the outputs of which are connected to the first inputs of the elements OR groups, the second inputs of which are connected to the outputs of elements AND of the third group, the first inputs of which are connected to the outputs of the first memory block TI, the second input of the elements of the third and fourth groups are connected to the output of the sixth element OR, the second input of which and the first input of the ninth element AND are connected to the output of the seventh element, and the output of connected to the input of the second address decoder. and the first input of the twelfth element I, the second input of which is connected to the output of the first element OR and the first input of the nineteenth element AND, the output of which is connected to the second input of the seventh element OR, the output of which is connected to the first input of the third pulse distributor, the output of the twelfth element AND connected with the first vigid of the fourth pulse distributor, outputs. The third and fourth pulse distributors are connected, respectively, to the other inputs of the address registers of the faulty cells of the third and fourth groups, the output of the eleventh element I is connected to the first 1 input of the twelfth element I and the first inputs of the elements of the fifth group, the second inputs of which are connected to the outputs of the elements OR groups and other inputs of the first unit of comparison, the moves of the sixteenth element AND are connected to the outputs of the first register of the address, and the output is connected to the input
первого дешифратора адреса и второму входу тринадцатого элемента И, вы .ход которого и выход п того элемента ИЛИ соединейы с первыми входами первого и второго распределител импуль« сов соответственно, входы семнадцатого И подключены к выходам первого дешифратора адреса, а выход пбдключен к входу третьего формировател импульсов, выход которого соединен с первым входом восемнадцатого элемента И и вторыми входами распределителей импульсов, , выход второго формировател импульсов подключен к второму установочному входу первого счетчика импульсо и установочному входу второго счетчика импульсовj выход восемнадцатого элемента И соединен го счетнымthe first address decoder and the second input of the thirteenth element AND, whose output and output of the fifth element OR are connected to the first inputs of the first and second pulse distributor, respectively, the seventeenth AND inputs are connected to the outputs of the first address decoder, and the output of the third connector to the third input pulses, the output of which is connected to the first input of the eighteenth element I and the second inputs of the pulse distributors, the output of the second pulse generator is connected to the second setting input of the first account tick pulse and the installation input of the second pulse counter output eighteenth element And connected to the counting
входом второго триггера, управл ющими входами второго регистра адреса , первыми установочньми входами второго дешифратора адреса и регистров адресов неисправных чеек групп, ( вторые установочные входы которых, второй вход восемнадцатого элемента Ни третьи входы элементов И п той группы подключены к единичному выходуthe second trigger input, the control inputs of the second address register, the first installation inputs of the second address decoder and the address registers of the faulty group cells, (the second installation inputs of which, the second input of the eighteenth element No third inputs of the And fifth group elements are connected to the single output
второго триггера, установочные входы триггеров, первого регистра адреса -и первого дешифратора адреса, вторые установочные входь второго регистра адреса и второго дешифрато ра адреса вл ютс входом установки в исходное состо ние устройства, тактовым входом и выходами которого , вл ете в торой вхйд дес того элемента И и выходы элементов И п той группы.the second trigger, the setup inputs of the triggers, the first address register - and the first address decoder, the second installation inputs of the second address register and the second address decoder are the setup input of the initial state of the device, the clock input and outputs of which are in the second element And the outputs of elements And p of the group.
Фиг.11
да./Yes./
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU853866886A SU1262575A1 (en) | 1985-03-06 | 1985-03-06 | Storage with self-check |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU853866886A SU1262575A1 (en) | 1985-03-06 | 1985-03-06 | Storage with self-check |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1262575A1 true SU1262575A1 (en) | 1986-10-07 |
Family
ID=21166886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU853866886A SU1262575A1 (en) | 1985-03-06 | 1985-03-06 | Storage with self-check |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1262575A1 (en) |
-
1985
- 1985-03-06 SU SU853866886A patent/SU1262575A1/en active
Non-Patent Citations (1)
| Title |
|---|
| Авторское свидетельство СССР № 963106, кл. G 11 С 29/00, 1981. Авторское свидетельство СССР № 10405256 кл. G 11 С 29/00, 1982. * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3982111A (en) | Memory diagnostic arrangement | |
| US4183096A (en) | Self checking dynamic memory system | |
| US3944800A (en) | Memory diagnostic arrangement | |
| SU1262575A1 (en) | Storage with self-check | |
| SU1550588A2 (en) | Device for monitoring permanent memory | |
| SU1010652A1 (en) | Memory device having faulty memory component interlock capability | |
| RU1785042C (en) | Device for diagnosis of operative memory | |
| SU1111168A1 (en) | Device for generating,detecting and displaying fault signals | |
| SU634291A1 (en) | Wiring checking arrangement | |
| SU1649602A1 (en) | Indicator | |
| SU1065884A1 (en) | Storage with self-check | |
| SU1244677A1 (en) | Device for monitoring parameters | |
| SU959167A1 (en) | Storage apparatus with detection and correction of errors | |
| SU1040525A2 (en) | Memory unit checking device | |
| SU1137538A1 (en) | Reversed scratch-pad memory device | |
| SU1065888A1 (en) | Buffer storage | |
| SU1042081A1 (en) | On-line memory having self-check capability | |
| SU1647634A2 (en) | Device for digital magnetic recording | |
| SU1269139A1 (en) | Device for checking digital units | |
| SU370650A1 (en) | OPERATING MEMORIZING DEVICE WITH BLOCKING FAULT MEMORIZOR | |
| SU1137539A2 (en) | Device for checking memory unit | |
| SU1316053A1 (en) | Device for checking memory blocks | |
| SU963107A2 (en) | Storage unit testing device | |
| SU1424060A1 (en) | Storage with self-check | |
| SU1132291A1 (en) | Device for detecting and recording fault signals |