SU1443171A1 - Divider of pulse recurrence rate - Google Patents

Description

соwith

Изобретение относитс  к импульсной технике и может быть использовано в устройствах автоматики и телемеханикиThe invention relates to a pulse technique and can be used in devices for automation and telemechanics.

Целью изобретени   вл етс  расши- рение функциональных возможностей делител  частоты за счет обеспечени  возможности установки начального кода числа L при коэффициенте делени  устройства вида i.i, где 1 L iK, i - число входных импульсов, при повьапе- нии надежности работы за счет выработки установочных импульсов гарантированной длительности.The aim of the invention is to expand the functionality of the frequency divider by allowing the initial code of the L number to be set at a device divi- sion ratio of the form ii, where 1 L iK, i is the number of input pulses, while increasing the reliability of the installation by generating installation pulses guaranteed duration.

На чертеже представлена электри- ческа  функциональна  схема делител  частоты следовани  импульсов.The drawing shows an electrically functional diagram of a pulse frequency divider.

Делитель частоты следовани  импульсов содержит первый и второй счетчики 1 и 2 импульсов, первый и второй инверторы 3 и 4, элемент И 5, первый и второй триггеры 6 и 7, элемент ШШ-НЕ 8, входную шину 10, шину 11 управлени  и шину 12 начальной установки, при этом информационные входы второго счетчика 2 импульсов соединены с соответствующими выходами разр дов счетчика 1 импульсов, суммирующий вход первого счетчика 1 импульсов подключен к первому входу элемен- та И 5, выходу элемента ШТИ-НЕ 8 и к. второму входу разрешени  записи второго счетчика 2 импульсов,. вычитающий вход которого соединен с выходом элемента И 5, выход переноса счетчи- ка 2 импульсов подключен к входу первого инвертора 3, выход которого соединен с тактовым входом первого триггера 6, инверсный выход триггера 6 подключен к тактовому входу второго триггера 7, пр мой выход которого соединен с вторым входом элемента ИЛИ-НЕ 8, а вход сброса - с вторым входом элемента И 5 и выходом второго инвертора 4 соответственно, вход сброса первого триггера 6 подключен к входу второго инвертора 4 и к входной шине 9, информационные входы первого счетчика I соединены с шинойThe pulse frequency divider contains the first and second counters 1 and 2 pulses, the first and second inverters 3 and 4, element 5, the first and second triggers 6 and 7, element W-NOT 8, input bus 10, control bus 11 and bus 12 initial installation, while the information inputs of the second counter 2 pulses are connected to the corresponding outputs of the bits of the pulse counter 1, the summing input of the first counter of 1 pulses is connected to the first input of the And 5 element, the output of the STI-NE element 8 and the second recording enable input the second counter 2 pulses . the subtractive input of which is connected to the output of the element 5, the transfer output of the counter of 2 pulses is connected to the input of the first inverter 3, the output of which is connected to the clock input of the first trigger 6, the inverse output of trigger 6 is connected to the clock input of the second trigger 7, the forward output of which connected to the second input of the element OR NOT 8, and the reset input to the second input of the element 5 and the output of the second inverter 4, respectively, the reset input of the first trigger 6 is connected to the input of the second inverter 4 and to the input bus 9, the information inputs of the first account Chika I connected to the bus

11управлени , вход разрешени  записи первого счетчика 1 подключен.к шине11 control, write enable input of the first counter 1 connected to the bus

12начальной.установки, пр мой выход первого триггера 6 соединен с первым входом элемента ШШ-НЕ 8 и выходной шиной 10.12 of the initial setup, the direct output of the first trigger 6 is connected to the first input of the SH-NE 8 element and the output bus 10.

Делитель частоты следовани  импульсов работает следующим образом.The pulse frequency divider operates as follows.

На шине 11 устанавливаетс  код числа LO Низкий уровень, поданный наOn bus 11, a LO number code is set. Low level applied to

шину 12, поступает на вход разрешени  записи счетчика 1 иМпульсов, и код числа L записываетс  в счетчик 1.bus 12, is fed to the write enable input of the counter 1 and pulses, and the code of the number L is recorded in counter 1.

Пусть в счетчике 1 импульсов записалось число L 1, т.е. на шине II управлени  присутствует код 00...1« При этом на шине 9 импульсы пока отсутствуют , а на выходе элемента 8, вычитающем входе счетчика 2 импульсов и его выходе переноса - высокие уровни.Let the number L 1 be recorded in the pulse counter 1, i.e. code 00 ... 1 is present on the control bus II. At the same time, there are no pulses on bus 9, and at the output of element 8, the subtractive input of the counter 2 pulses and its transfer output, are high levels.

На шину 9 поступает первый импульс По положительному фронту первого импульса на выходе инвертора 4 по вл етс  отрицательный фронт, и на вычитающем входе счетчика 2 импульсов устанавливаетс  низкий уровень. Так как содержимое счетчика 2 импульсов равно нулю , то на его выходе переноса по вл етс  отрицательный фронт, которым через инвертор 3 взводитс  триг- ,гер 6. На выходе элемента 8 устанавливаетс  низкий уровень, счетчик 2 импульсов этим низким уровнем переводитс  в сорто ние Запись ., и содержимое счетчика 1 импульсов переписываетс  в счетчик 2 импульсов.Bus 9 receives the first pulse. A negative edge appears at the positive edge of the first pulse at the output of inverter 4, and a low level is established at the subtracting input of the pulse counter 2. Since the contents of counter 2 pulses are zero, a negative edge appears at its transfer output, which triggers through inverter 3, ger 6. At the output of element 8, a low level is set, the counter of 2 pulses is lowered by this low level. ., and the contents of the pulse counter 1 are rewritten into the pulse counter 2.

По окончании первого импульса триггер 6 сбрасываетс , на шине 10 завершаетс  формирование выходного импульса в ответ на первый входной, положительным фронтом с инверсного выхода, триггера 6 взводитс  триггер 7, состо ние выхода элемента 8 не измен етс , на вычитающем входе счетчика 2 им пульсов присутствует низкий уровень.At the end of the first pulse, the trigger 6 is reset, on the bus 10 the output pulse is completed in response to the first input, a positive front from the inverse output, the trigger 6 is triggered by the trigger 7, the output state of the element 8 does not change, the subtracting input of the counter 2 with pulses is present low level.

На шину 9 поступает второй импульс По положительному фронту второго импульса триггер 7 сбрасываетс , на выходе элемента 8 устанавливаетс  высокий .уровень, и счетчик 2 импульсов переходит в состо ние Счет, Содержимое счетчика 1 импульсов увеличиваетс  на единицу и открываетс  элемент 5.Tire 9 receives a second pulse. On the positive edge of the second pulse, trigger 7 is reset, the output of element 8 is set to a high level, and the counter 2 of pulses goes into the Counting state, the contents of pulse counter 1 are increased by one and the element 5 is opened.

По отрицательному фронту второго импульса через инвертор 4 и элемент 5 из счетчика 2 импульсов вычитаетс  единица, и его содержимое снова становитс  равным нулю.On the negative front of the second pulse through the inverter 4 and the element 5 from the counter 2 pulses, one is subtracted, and its contents again become equal to zero.

На шину 9 поступает третий импульс на который делитель частоты реагирует также, как и на первый импульс. Только теперь со счетчика 1 импульсов в счетчик 2 импульсов переписываетс  содержимое на единицу больше, чем в предыдущем цикле.Bus 9 receives the third pulse to which the frequency divider responds as well as the first pulse. Only now, from the pulse counter 1 to the pulse counter 2, the content is rewritten one more than in the previous cycle.

3144317131443171

Таким образом, в ответ на 1,3, 6, с выходной шиной и с пр мым выходом 10, 15 и т.д. импульсы, поступившие первого триггера, инверсный выход кона шину 9, на шине 10 формируютс  торого соединен с тактовым входом вто- выходные импульсы, т.е. реализуетс  рого триггера, пр мой вькод которого коэффициент делени  21 i.соединен с вторым входом элементаThus, in response to 1.3, 6, with an output bus and with a direct output of 10, 15, etc. the pulses received by the first flip-flop, the inverse output of the pin 9, are formed on the bus 10 that is connected to the clock input second output pulses, i.e. a trigger is implemented, the direct code of which the division factor 21 i is connected to the second input of the element

ИЛИ-НЕ, выход которого соединен сOR NOT, the output of which is connected to

Ф О П М V л ЯИ ЧОООвТбНИЯF O P M V l YAI CHOOSHVIA

суммирующим входом первого счетчика   the summing input of the first counter

Делитель частоты следовани  импуль- импульсов, вход разрешени  записи сов, содержащий первый счетчик импульмо которого подключен к шине начальной сов, инфо }мационные входы которого установки, с входом разрешени  записи соединены с шиной управлени , выходы - второго счетчика импульсов и с первым поразр дно с информационными входами входом элемента И, выход которого сое, второго счетчика и пульсов, входную динен с вычитаюпщм входом второго и выходную шины, отличающий -15 счетчика импульсов, выход переноса с   тем, что, с целью расширени  которого через первый инвертор соеди- функциональных возможностей, в него нен с тактовым входом первого тригге- введены первый и второй инверторы, ра, вход которого соединен с входной элемент И, первый и второй триггеры, шиной и через второй инвертор - с ; шина начальной установки и элемент 20 вторым входом элемента И и с входом ШШ-НЕ, первый вход которого соединен сброса второго триггера.A pulse frequency pulse divider, a recording resolution input ow, containing the first pulse counter of which is connected to the initial bus, whose information inputs are set to the recording resolution input connected to the control bus, the outputs of the second pulse counter and to the first pulse counter. information inputs of the input element And, the output of which is soy, the second counter and pulses, the input is dinane with the subtractive input of the second and output bus, which distinguishes -15 pulse counter, the output of the transfer so that Oogo through the first inverter connectivity functionality, it is not connected with the clock input of the first trigger; the first and second inverters are entered, the pa whose input is connected to the input element And, the first and second triggers, bus and through the second inverter - with; The bus of the initial installation and the element 20 by the second input of the element I and to the input of the WL-NOT, the first input of which is connected to the reset of the second trigger.

Claims (1)

Формула изобретенияClaim Делитель частоты следования импульсов, содержащий первый счетчик импуль-ю сов, информационные входы которого соединены с шиной управления, выходы поразрядно с информационными входами второго счетчика импульсов, входную · и выходную шины, отличающий -15 с я тем, что, с целью расширения функциональных возможностей, в него введены первый и второй инверторы, элемент И, первый и второй триггеры, шина начальной установки и элемент ИПИ-НЕ, первый вход которого соединен с выходной шиной и с прямым выходом первого триггера, инверсный выход которого соединен с тактовым входом второго триггера, прямой выход которого соединен с вторым входом элемента ИЛИ-HE, выход которого соединен с суммирующим входом первого счетчика импульсов, вход разрешения записи которого подключен к шине начальной установки, с входом разрешения записи второго счетчика импульсов и с первым входом элемента И, выход которого сое,динен с вычитающим входом второго счетчика импульсов, выход переноса которого через первый инвертор соединен с тактовым входом первого триггера, вход которого соединен с входной шиной и через второй инвертор - с ; вторым входом элемента И и с входом сброса второго триггера.Pulse repetition rate divider containing the first pulse counter, the information inputs of which are connected to the control bus, the outputs are bitwise with the information inputs of the second pulse counter, input and output buses, distinguishing -15 with the fact that, in order to expand the functionality , the first and second inverters, the And element, the first and second triggers, the initial installation bus and the IPI-NOT element, the first input of which is connected to the output bus and with the direct output of the first trigger, the inverse output of which connected to the clock input of the second trigger, the direct output of which is connected to the second input of the OR-HE element, the output of which is connected to the summing input of the first pulse counter, the recording enable input of which is connected to the initial setup bus, with the recording permission input of the second pulse counter and with the first input element And, whose output is soy, is dined with a subtracting input of the second pulse counter, the transfer output of which through the first inverter is connected to the clock input of the first trigger, the input of which is connected to the input bus and Res second inverter - s; the second input of the And element and with the reset input of the second trigger.