SU1471195A1 - Устройство дл отладки программ - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, а именно к устройствам дл  программного управлени , и может быть использовано при разработке и отладке программ дл  ЭВМ. Цель изобретени  - повышение быстродействи  при отладке программ. Устройство дл  отладки программ содержит регистры 1-3 базового адреса, схемы 4 и 5 сравнени , элемент ИЛИ 6, элементы И 7 и 8, блок 9 пам ти, вход 10 адреса зоны пам ти зон, вход 11 устройства, блок 12 пам ти, элемент 13 задержки, регистр 14 базового адреса, блок 15 пам ти, дешифратор 16, вход 17 обращени  устройства, выход 18 сигнала прерывани . 1 ил.

Description

1

ft

(О

т

1

Изобретение относитс  к вычисли- тельной технике, а именно к устройствам дл  программного управлени , и может быть использовано при разработке и отладке программ дл  ЭВМ.

Целью изобретени   вл етс  повышение быстродействи  при отладке программ.

На чертеже приведена структурна  схема предлагаемого устройства.

Устройство дл  отладки программ содержит первьш 1, второй 2, третий 3 регистры базового адреса, первую и вторую 5 схемы сравнени , элемент ЮШ 6, первьй 7 и второй 8 элементы первый блок 9 пам ти, вход 10 адре- йа зоны пам ти.зон, адресный вход 1 устройства, третий блок 12 пам ти, элемент 13 задержки, четвертый регистр 14 базового адреса, второй

блок 15 пам ти, дешифратор 16, вход 17 обращени  устройства и выход 18 прерывани .

Устройство работа:ет следующим образом .

Предварительно в первый регистр 1 заноситс  адрес  чейки блока 9, котора  из-за ошибки в программе искажаетс . Регистр 14 загружаетс  адресом , второй соответствует адресу блока 15, Регистр 3 загружаетс  адресом  чейки блока 12, в которой записан адрес зоны, в состав которой входит искажаема   чейка. Например, известно , что в зоне А искажаетс   чейка С, 1 отора  в результате неверной работы различных программ комплекса искажаетс . При обращении к блоку 9 на входе 17 устройства по вл етс  сигнал обращени , а на входе 10 - адрес .зоны. Блок 12 содержит начальные адреса всех оперативных зон, расположенных в блоке 9,

Конструктивно блок 12 представл ет собой блок посто нной и полупосто нной пам ти, работающий только на считьгоание. Занесение в него информации производитс  на каком-то специальном оборудовании, которое в состав предлагаемого устройства не входит.

Если обращение происходит по любому адресу, несовпадающему с адресом, набранным в регистре 3, происходит считывание базового адреса из блока 12. Считанный адрес проходит через открытый элемент (группу элементов) .И 7, через, элемент (группу элементов)

05

0

5

0

5

0

5

0

5

ИЛИ 6 и поступает на вход второго регистра 2. На вход записи регистра -1 поступает сигнал обращени  с входа 1 7 устройства , который, пройд  через элемент 13, запишет в регистр 2 информацию, считанную с блока 2. Врем  задержки элемента 13 равно времени считывани  блока 12 и прохождени  через элементы И 7 и ШШ б. Элемент И 7 открыт, так как на выходе 4 нулевой потенциал (нет сравнени ).

Дешифратор 16 дешис фирует содержимое регистра 2 и вырабатывает сигнал обращени , который поступает на вход блока 15, На входе 11 устройства присутствует адрес  чейки блока 9, по которому читаетс  (записываетс ). информаци . Если происходит обращение к зоне, котора  интересует отладчика (адрес которой набран на регистре 3) на выходе схемы 4 по вл етс  единичный потенциал, которьй блокирует прохождение информации с выхода блока 12 через элемент И 7 и разрешает прохождение информации с вькода регистра 14 через элемент И 8 и элемент ШШ 6 на вход регистра 2.

Дешифратор 16 вьфабатывает сигнал обращени  к блоку.15, т.е. если известно , что в блоке 9 присутствует зона А, в которой находитс   чейка В, эта зона из блока 9 исключаетс  и переноситс  в блок 15. Все программы , которые на законном основании обращаютс  к зоне А, обращаютс  к блоку 15. Если в каких-то программах за счет ошибок (отсутствие базировани ) неверное, незапланированное обращение к зоне А, на входе 11 будет присутствовать адрес  чейки В зоны А . блока 9, что  вл етс  ошибкой. К адресам зоны А блока 9 вообще не долж-- но быть никаких обращений. При этом схема 5 зафиксирует момент сравнени  текущего адреса с адресом, набранным на регистре 1 ( чейки В зоны А), и выдает сигнал на вход 18 устройства, который будет прин т как сигнал прерывани  либо сигнал останова.

Claims (1)

1. Таким образом, сигнал прерывани  вьграбатьшаетс  не при каждом обращении к данной   ейке, а только при возникновении незапланированного обращени . Формула изобретени 

   Устройство дл  отладки программ; содержащее три регистра базового адреса , две схемы сравнени , два элемента И, элемент ИЛИ, причем первый информационный вход первой схемы сравнени  подключен к входу адреса зоны устройства, выход первой схемы сравнени  соединен с зттравл ющим входом первого элемента И, первый и второй информационные входы второй схемы сравнени  подключены соответственно к адресному входу устройства и вьрсоду первого регистра базового адреса, отличающеес  тем, что, с целью повышени  быстродействи  при отладке программ, устройство содержит три блока пам ти, дешифратор, четвертый регистр базового адреса, причем адресные входы первого и второго блоков пам ти подключены к адресному входу устройства первый выход дешифратора соединен с входом обращени  первого блока пам ти и входом разрешени  второй схемы сравнени , второй выход и вход дешифратора соединены соответственно с входом обращени  второго блока пам ти и выходом второго регистра базового адреса, вход записи и информационный вход которого соединены соответственно с выходом элемента задержки и выходом элемента ИЛИ, выход третьего блока пам ти соединен с информационным входом первого элемента И, выход которого соединен с первым входом элемента ИЛИ, второй вход которого подключен к выходу второго элемента И, управл ющий и информационный входы которого соединены соответственно с выходом первой схемы сравнени  и вькодом первого регистра базового адреса, второй информационный вход первой схемы сравнени  под- кпючёй к выходу третьего регистра базового адреса,.адресный вход третьего блока пам ти подключен к входу адреса зоны устройства, вход об,раще- Ни  устройства подключен к входу обращени  третьего блока пам ти и входу элемента задержки, выходы первого и второго блоков пам ти  вл ютс  пер- вым и вторым информационными выходами устройства, выход второй схемы сравнени   вл етс  выходом прерывани  устройства.