SU1467782A1

SU1467782A1 - Устройство передачи двоичных сигналов

Info

Publication number: SU1467782A1
Application number: SU874292249A
Authority: SU
Inventors: Александр Леонидович Ратанов; Дмитрий Михайлович Манкевич; Юрий Кузьмич Гришин; Надежда Ульяновна Тихова
Original assignee: Предприятие П/Я В-8835
Priority date: 1987-07-30
Filing date: 1987-07-30
Publication date: 1989-03-23

Abstract

Изобретение относитс к электросв зи . Цель изобретени - обеспечение передачи асинхронных сигналов. Устройство содержит источник I цифровых сигналов, источник 2 синхросигналов, блоки задержки 3 и 4, счетные триггеры 5 и 9, эл-т ИСКЛЮЧАЮЩЕЕ ИЛИ 6, мажоритарный блок 7, делитель 8 частоты и согласующий блок Ю. Цель достигаетс за счет принудительного сбрасывани в «О делител 8. Это обеспечивает требуемую синхронность работы счетного триггера 9 и поступлени входных данных, а в конечном итоге - возможность работы с асинхронной входной информацией. 2 ил.

Description

4 О5 1 00 to

15

1

Изобретение относитс к электросв зи и может использоватьс в системах передачи дискретной информации.

Цель изобретени - передача асинхронных сигналов.

На фиг. 1 изображена структурна элект- рическа схема предлагаемого устройства; на фиг. 2 - временные диаграммы, по сн ющие работу устройства.

Устройство содержит источник 1 цифровых сигналов, источник 2 синхросигналов, Ю блоки 3 и 4 задержки, второй счетный триггер 5, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 6, мажоритарный блок 7, делитель 8 частоты , первый счетный триггер 9, согласующий блок 10.

Устройство работа ет следующим образом.

Цифровой двоичный сигнал (фиг. 2 а), задержанный в блоке 3 (фиг. 2 в), поступает на вход элемента 6 и, после задержки в блоке 4 (фиг. 2 г), на другой вход элемента 6.20

Блок 4 и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ б образуют схему детектировани изменений входного сигнала, на выходе которой (фиг. 2 д) формируютс короткие импульсы, передние фронты которых совпадают с моментами смены уровн сигнала на выходе блока 3, а длительность определ етс задержкой блока 4.

Входной информационный сигнал непосредственно от источника 1 поступает на R-Бход счетного триггера 5, на С-вход которого подаетс сигнал от источника 2 (фиг. 2 б). Этот сигнал представл ет из себ импульсную последовательность, частота которой в раза превыщает темп поступлени информации от источника 1, где п,2... (дл больщей нагл дности на ос фиг. 2 предствлен случай ). Фаза синхросигнала никак не св зана с моментами смены значений информационного сигнала , т. е. эти сигналы асинхронны. В качестве источника 2 может использоватьс как встроенный, так и внещний генератор тактовых импульсов. Включение счетного триггера 5 определ ет его работу как управл емого делител частоты синхросигнала на два, причем низкий уровень информац и- онного сигнала разрешает деление, а высокий - блокирует его, сбрасыва в «О триггер 5 (фиг. 2 е).

Совместное включение источника 2, блока 3, счетного триггера 5 и мажоритарного блока 7 обеспечивает формирование

на выходе мажоритарного блока 7 формируетс импульсна последовательность, закон изменени частоты которой можно представить выражением

. FJf(l+D),

где F - частота формируемой последовательности; fan - частота исходного синхросигнала;

(О - при логическом нуле на выходе блока 3 1 - при логической единице на выходе

блока 3.

Очевидно, что поделив сигнал на выходе мажоритарного блока 7 на можно получить на выходе устройства импульсную последовательность, соответствующую биимпульсному представлению исходного информационного сигнала от источника 1. Это обеспечиваетс последовательным включением делител 8 и счетного триггера 9, которые в сумме создают нужный коэффи- циет делени .

25

30

Задержка исходного информационного сигнала в блоке 3 заставл ет делитель 8 посто нно «опаздывать со сменой частоты выходного сигнала. Как видно из фиг. 2з (первый каскад делител ) и фиг. 2и (второй каскад делител ), изменени частоты формируемых импульсных последовательностей происход т с запаздывани ем по отнощению к исходному информационному сигналу на врем задержки блока 3 (в данном случае, равное периоду исходного синхросигнала). Это запаздывание приводит к тому, что фаза последовательности импульсов на выходе счетного триггера 9 мен етс не скачками, а через некоторое промежуточное значение (фиг. 2/с, защтрихованные импульсы). Сигнал , полученный на выходе счетного триггера 9, соответствует биимпульсному представ- 40 лению исходного информационного сигнала, причем главна смена фазы обеспечивает заданную достоверность передачи.

Как видно из фиг. 2д, импульсы, формируемые на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 6 и поступающие на R-вход делител 8, не оказывают вли ни на его работу, когда они присутствуют в моменты циклического обнулени разр дов делител 8, т. е., когда цикл работы делител 8 совпадает с фазой входной информации.

45

на выходе мажоритарного блока 7 импульс- Иначе происходит при их рассинхронизации

ной последовательности переменной частоты (фиг. 2 ж). Фаза и длительность формируемых импульсов совпадает с фазой и длительностью синхросигнала от источника 2. Частота , формируемой последовательности равна частоте синхросигнала в интервалах, когда уровень сигнала на выходе блока 3 соответствует логической единице и вдвое меньше при логическом нуле. Таким образом.

(начальный участок диаграммы фиг. 2ж), когда делитель 8 принудительно сбрасываетс в «О, что обеспечивает требуемую синхронность работы счетчика и поступлени входных данных, а в конечном итоге - 55 возможность работы с асинхронной входной информацией.

Согласующий блок 10 обеспечивает преобразование электрических параметров переда

. FJf(l+D),

блока 3.

с

5

0

Задержка исходного информационного сигнала в блоке 3 заставл ет делитель 8 посто нно «опаздывать со сменой частоты выходного сигнала. Как видно из фиг. 2з (первый каскад делител ) и фиг. 2и (второй каскад делител ), изменени частоты формируемых импульсных последовательностей происход т с запаздыванием по отнощению к исходному информационному сигналу на врем задержки блока 3 (в данном случае, равное периоду исходного синхросигнала). Это запаздывание приводит к тому, что фаза последовательности импульсов на выходе счетного триггера 9 мен етс не скачками, а через некоторое промежуточное значение (фиг. 2/с, защтрихованные импульсы). Сигнал , полученный на выходе счетного триггера 9, соответствует биимпульсному представ- 0 лению исходного информационного сигнала, причем главна смена фазы обеспечивает заданную достоверность передачи.

5

Иначе происходит при их рассинхронизации

(начальный участок диаграммы фиг. 2ж), когда делитель 8 принудительно сбрасываетс в «О, что обеспечивает требуемую синхронность работы счетчика и поступлени входных данных, а в конечном итоге - возможность работы с асинхронной входной информацией.

Согласующий блок 10 обеспечивает преобразование электрических параметров передаваемого сигнала к виду, приемлемому дл передачи в канал св зи.

Claims

Формула изобретени

Устройство передачи двоичных сигналов , содержащее источник цифровых сигналов , источник синхросигналов, первый, второй блоки задержки, первый счетный триггер , выход которого соединен с входом согласующего блока, выход которого вл етс выходом устройства, отличающеес тем, что, с целью передачи асинхронных сигналов , введены второй счетный триггер, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и делитель частоты, причем выход источника цифровых сигналов через последовательно соединенные первый и второй блоки задержки соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с выходом первого блока задержки и первым входом мажоритарного блока, второй вход которого соединен с выходом источника синхросигнала и С-входом-второго счетного триггера, R-вход, и выход которого соединены соответственно с выходом ис- точника цифровых сигналов, и третьим входом мажоритарного блока, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с R- входом делител частоты, С-вход которого соединен с выходом мажоритарного блока, а выход - с входом первого счетного триггера.

3 rin rbJTJiJiJirmJiimju

K|J

J li LJJ LjJSS

Фиг. 2