SU1345258A1 - Усилитель считывани на КМДП-транзисторах - Google Patents
Усилитель считывани на КМДП-транзисторах Download PDFInfo
- Publication number
- SU1345258A1 SU1345258A1 SU864077401A SU4077401A SU1345258A1 SU 1345258 A1 SU1345258 A1 SU 1345258A1 SU 864077401 A SU864077401 A SU 864077401A SU 4077401 A SU4077401 A SU 4077401A SU 1345258 A1 SU1345258 A1 SU 1345258A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- transistors
- amplifier
- transistor
- drain
- switching
- Prior art date
Links
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Read Only Memory (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть применено в запоминающих устройствах, выполненных из КМДП-транзисторов, ДЛИ усилени сигналов считываемой информации. Целью изобретени вл етс повышение надежности усилител . Усилитель считывани содержит управл ющий транзистор 1, переключающие транзисторы 2 и 3 п-типа, установочный транзистор 4 и нагрузочные тран- . зисторы 5, 6 р-типа, шину 10 питани и шину 11 нулевого потенциала. В режиме считывани на вход 12 управлени режимом работы усилител подаетс напр жение логического нул , а на входы 7 и 8 - напр жени , соответствующие считываемой информации. При этом закрываетс транзистор 1 и открываетс транзистор 4, в результате чего, усилитель работает с максимальным коэффициентой усилени . Надежность повьшаётс также за счет того, что усилитель некритичен к разбросу значений пороговых напр жений и крутизны примен емых в нем транзисторов. 1 ил. 10 4 flirt д 1г -о 00 СП to 01 00 1 i
Description
Изобретение относитс к вычислительной технике и может быть использовано в запоминающих устройствах, выполненных из КМДП-транзисторов, дл усилени сигнала считываемой информации .
Цель изобретени - повышение надежности усилител .
На чертеже пр иведена принципиальна схема предложенного усилител считывани .
Усилитель считывани содержит управл ющий транзистор 1, первый 2 и второй 3 переключающие транзисторы п-типа, установочный транзистор 4, первый 5 и второй 6 нагрузочные транзисторы р-типа. На чертеже обозначен первый 7 и второй 8 информационные
25
входы, шина 10 питани , шина 11 нуле- 2о вход шунтируетс с выходом через открытый транзистор 4, то этот инвертор не усиливает сигнал, - его назначение заключаетс в установке в активное состо ние инвертора на транзисторах 3 и 6 и передаче сигнала, поступающего на вход 7, на вход инвертора на транзисторах 3 и 6.
Условие (1), необходимое дл поддержани режима работы усилител в .рабочей, точке с максимальным коэффи- цнентом усилени , выполн етс с большим запасом, при этом предложенный усилитель не критичен к разбросу значений пороговых напр жений и крутизны примен емых в нем транзисторов, поэтому он обладает повьшенной надежностью .
вого потенциала и вход 12 управлени режимом работы усилител .
Усилитель считывани работает следующим образом.
В статическом режиме на входе 12 поддерживаетс напр жение, соответствующее логической единице. При этом на входах 7 и 8 могут поддерживатьс любые напр жени в пределах от уровн логического нул до логической единицы . В результате оказываютс открытыми транзисторы 1, 5 и 6, благодар чему на выходе 9 поддерживаетс напр жение логической единицы. На стоках транзисторов 2, 3 и транзисторов 5 и 6 поддерживаетс также напр жение логической единицы. Сквозное протекание тока и потребление мощности отсутствуют.
в режиме считывани информации, на вход 12 подаетс напр жение логического нул , а на входы 7 и В - напр жени , соответствующие считываемой информации. При этом закрываетс транзистор 1 и открываетс транзистор 4, благодар чему усилитель оказываетс в активном состо нии с мак- симальньш коэффициентом усилени . .Действительно, транзисторы 2 и 5 образуют инвертор, в котором благодар открытому транзистору 4 напр жение на входе (вход образован объединенными затворами транзисторов 2 и 5) равно напр жению на выходе (выход образован объединенными стоками транзисторов 2 и 5). В такой рабочей точке инвертор обладает максимальным коэффициентом усилени независимо от соотношени между по30
35
40
45
50
55
Claims (1)
- Формула изобретениУсилитель считывани на КМДП-тран- зисторах, содержащий первый, второй переключающие и управл ющий транзисторы п-типа, первый, второй нагрузочные и установочный транзисторы р-типа, причем затворы управл ющего и установочного транзисторов объединены и вл ютс входом управлени режимом работы усилител , исток управл ющего транзистора соединен с шиной нулевого потенциала усилител , истоки нагрузочных транзисторов подключены к шине питани усилител , сток первого переключающего транзистора соединен со стоком первого нагрузочного транзистора, затвор которого подключен к затвору второго нагрузочного транзистора, сток которого и сток второго переключающего транроговымт напр жени ми транзисторов п- и р-типов, необходимо лишь выполнение условии Пер п где Е+ иПОррF(1)порпПОрр5-напр жени между истоками п- и р-канальных транзисторов;-пороговые напр жени транзисторов п- и р-типов соответственно.В та.кой же рабочей точке оказываетс и инвертор, образованный транзисторами 3 и 6, поскольку его вход объединен с входом инвертора на транзисторах 2 и 5. Однако, поскольку в инверторе на транзисторах 2 и 5Формула изобретениУсилитель считывани на КМДП-тран- зисторах, содержащий первый, второй переключающие и управл ющий транзисторы п-типа, первый, второй нагрузочные и установочный транзисторы р-типа, причем затворы управл ющего и установочного транзисторов объединены и вл ютс входом управлени режимом работы усилител , исток управл ющего транзистора соединен с шиной нулевого потенциала усилител , истоки нагрузочных транзисторов подключены к шине питани усилител , сток первого переключающего транзистора соединен со стоком первого нагрузочного транзистора, затвор которого подключен к затвору второго нагрузочного транзистора, сток которого и сток второго переключающего тран3 1345258зистора объединены и вл етс выхо-ком управл ющего транзистора и истоком дом усилител , отличающий-установочного транзистора, сток кото- с тем, что, с целью повышени рого подключен к стоку первого перенадежности усилител , затворы нагру- ключающего транзистора, истоки пере- зочных транзисторов соединены с затво-ключающих транзисторов вл ютс ин- рами переключающих транзисторов, сто-формадионными входами усилител .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864077401A SU1345258A1 (ru) | 1986-06-13 | 1986-06-13 | Усилитель считывани на КМДП-транзисторах |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864077401A SU1345258A1 (ru) | 1986-06-13 | 1986-06-13 | Усилитель считывани на КМДП-транзисторах |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1345258A1 true SU1345258A1 (ru) | 1987-10-15 |
Family
ID=21241357
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU864077401A SU1345258A1 (ru) | 1986-06-13 | 1986-06-13 | Усилитель считывани на КМДП-транзисторах |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1345258A1 (ru) |
-
1986
- 1986-06-13 SU SU864077401A patent/SU1345258A1/ru active
Non-Patent Citations (1)
Title |
---|
IEEE Journal of Solid-State Circuits. 1980, vol. 15, № 5, P.859, fig 7. IEEE Journal of Solid-State Circuits, 1984, vol.. 19, №-5, P. 554, fig 6. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0817385B1 (en) | Voltage-level shifter | |
US4563601A (en) | Level conversion input circuit | |
KR100324940B1 (ko) | Mos논리회로및그mos논리회로를포함하는반도체장치 | |
KR950007462B1 (ko) | 멀티모드 입력회로 | |
JPH02161692A (ja) | バイト―ワイドメモリのデータ出力バッファ回路 | |
US4740718A (en) | Bi-CMOS logic circuit | |
US20040125661A1 (en) | Temperature-compensated output buffer circuit | |
SU1345258A1 (ru) | Усилитель считывани на КМДП-транзисторах | |
US5416368A (en) | Level conversion output circuit with reduced power consumption | |
JPH0261821B2 (ru) | ||
JPS60170320A (ja) | Cmos出力駆動回路 | |
JPH0680993B2 (ja) | 差動増幅回路 | |
US5399924A (en) | Low current optional inverter | |
JPH0685497B2 (ja) | 半導体集積回路 | |
JPH0543212B2 (ru) | ||
JP3052371B2 (ja) | 入力バッファ回路 | |
US6140844A (en) | Amplifier | |
JPH0567950A (ja) | コンパレータ | |
JP2646771B2 (ja) | 半導体集積回路 | |
JP3055505B2 (ja) | レベル変換回路 | |
GB2301213A (en) | Dynamic level converter for a semiconductor memory device | |
US5703517A (en) | Power reduction in a temperature compensating transistor circuit | |
JPH0353715A (ja) | 出力バッファ回路 | |
JPH0555905A (ja) | Cmos論理ゲート | |
KR0147469B1 (ko) | 출력 노이즈 감소회로 |