SU1322444A1 - Generator of difference frequency of pulse sequences - Google Patents

Abstract

Изобретение может быть использовано в системах автоматической подстройки частоты. Цель изобретени  - расширение частотного диапазона входных сигналов. Формирователь содержит триггеры 1 -10, элементы 11 и 12 задержки, элементы И-НЕ 15 и 16, элементы И 17 и 18. В формирователь введены элементы 13 и 14 задержки и образованы новые функциональные св зи. 3 ил. 1СЛ 00 ю 4; The invention can be used in automatic frequency control systems. The purpose of the invention is to expand the frequency range of the input signals. The former contains triggers 1-10, delay elements 11 and 12, AND-NOT elements 15 and 16, AND elements 17 and 18. The delay elements 13 and 14 are introduced into the driver and new functional connections are formed. 3 il. 1СЛ 00 ю 4;

Description

Изобретение относитс  к импульсной технике и может быть использовано в устройствах , использующих сигналы разностной частоты, в частности в системах автоматической нодстройки частоты.The invention relates to a pulse technique and can be used in devices using differential frequency signals, in particular in systems of automatic frequency tuning.

Цель изобретени  - расширение частотного диапазона входных сигналов.The purpose of the invention is to expand the frequency range of the input signals.

На фиг. 1 представлена функциональна  схема предлагаемого формировател ; на фиг. 2 и 3 - временные диаграммы, по сн ющие работу формировател .FIG. 1 shows a functional diagram of the proposed shaper; in fig. 2 and 3 are time diagrams that show the work of the driver.

Формирователь разностной частоты импульсных последовательностей (фиг. 1) содержит дес ть триггеров 1 -10, четыре элемента 11 -14 задержки, два элемента И- НЕ 15 и 16, два элемента И 17 и 18, две входные 19 и 20 и две выходные 21 и 22 шины и шину 23 логической единицы.The shaper of the difference frequency of pulse sequences (Fig. 1) contains ten flip-flops 1 -10, four delay elements 11-14, two AND-NOT elements 15 and 16, two And 17 and 18 elements, two input 19 and 20, and two output 21 and 22 tires and 23 bus logical units.

Выход триггера 1 соединен с информационным входом триггера 2 и первым входом элемента И 17, второй вход которого подключен к выходу триггера 3 и к информационному входу триггера 4, тактовый вход которого соединен с входной шиной 19 и тактовым входом триггера 3, вход сброса которого подключен к выходу элемента И 17 и входу сброса триггера 1, тактовый вход которого соединен с входной шиной 20 и тактовым входом триггера 2, первый вход элемента И 18 соединен с выходом триггера бис информационным входом триггера 6, тактовый вход которого подключен к тактовому входу триггера 5 и выходу элемента 13 задержки, вход которого соединен с тактовым входом триггера 1, информационный вход которого подключен к информационным входам триггеров 3, 5 и 7 и к шине 23 логической единицы, тактовый вход триггера 3 через элемент 12 задержки соединен с тактовыми входами триггеров 7 и 8, вход сброса триггера 7 подключен к входу сброса триггера 5 и выходу элемента И 18, второй вход которого соединен с выходом триггера 7 и информационным входом триггера 8, инверсный вы- ход которого подключен к первому входу эле мента И-НЕ 16, второй вход которого соединен с инверсным выходом триггера 4, выход элемента И-НЕ 1(3 подключен к информационному входу триггера 9, выход элемента И-НЕ 14 подключен к информационному входу триггера 10, первый выход элемента И НЕ 15 подключен к инверсному выходу триггера 2, второй вход элемента И- НЕ 15 подключен к инверсному выходу триггера 6, вход элемента 11 задержки соединен с выходной единой 21 и выходом триггера 9, тактовый вход которого соединен с тактовым входом триггера 4, выход элемента 13 задержки соединен с входами сброса триггеров 4, 8 и 9, выходной шиной 22 и выходом триггера 10, тактовый вход которого соединен с тактовым входом триггера 2, выход элемента 14 задержки соединен с входами сброса триггеров 2, 6 и 10.The output of the trigger 1 is connected to the information input of the trigger 2 and the first input element And 17, the second input of which is connected to the output of the trigger 3 and to the information input of the trigger 4, the clock input of which is connected to the input bus 19 and the clock input of the trigger 3, the reset input of which is connected to the output element And 17 and the reset input of the trigger 1, the clock input of which is connected to the input bus 20 and the clock input of the trigger 2, the first input of the element And 18 is connected to the output of the trigger bis information input of the trigger 6, the clock input of which is connected to The trigger input 5 and the output of the delay element 13, whose input is connected to the trigger input of trigger 1, whose information input is connected to the information inputs of the trigger 3, 5 and 7 and to the bus 23 of the logical unit, the clock input of the trigger 3 through delay element 12 is connected to the clock the trigger inputs 7 and 8, the reset input of the trigger 7 is connected to the reset input of the trigger 5 and the output of the element 18, the second input of which is connected to the output of the trigger 7 and the information input of the trigger 8, the inverse output of which is connected to the first input of the element II 16, the second input of which is connected to the inverse output of the trigger 4, the output of the element AND-NOT 1 (3 is connected to the information input of the trigger 9, the output of the element IS-NOT 14 is connected to the information input of the trigger 10, the first output of the element NOT 15 is connected to the inverse output trigger 2, the second input of the element AND- NOT 15 is connected to the inverse output of trigger 6, the input of the delay element 11 is connected to the output single 21 and the output of the trigger 9, the clock input of which is connected to the clock input of the trigger 4, the output of the delay element 13 is connected to the reset inputs of the trigger 4, 8 and 9, the output bus 22 and the output of the trigger 10, the clock input of which is connected to the clock input of the trigger 2, the output of the delay element 14 is connected to the reset inputs of the flip-flops 2, 6 and 10.

Формирователь разностной частоты импульсных последовательностей работает следующим образом.The shaper of the differential frequency of the pulse sequences works as follows.

Импульсные последовательности FI и р2FI and p2 pulse sequences

поступают на входные шины 20 и 19 (фиг. 2 а, б и 3 а, б). Пусть FI р2. Предполагают , что предыдущим импульсом FI триггер 1 устанавливаетс  в единичное состо ние (фиг. 2 в и 3 в). Первый импульс р2 (фиг. 2 б и 3 б) устанавливает триг0 гер 3 в единичное состо ние (фиг. 2 г и 3 г), на выходе элемента И 17 по вл етс  единичный сигнал (фиг. 2 д и 3 д), обнул ющий триггеры 1 и 3. Следующий импульс FI устанавливает триггер 1 в единичное состо ние (фиг. 2а, За, 2в и Зв). Если импульс F.,, (третий импульс FI,- на фиг. 2а) поступает до сброса триггера 1 срабатывает триггер 2, и на его инверсном выходе по вл етс  нулевой сигнал (фиг. 2л), а на выходе элемента И-НЕarrive at the input tires 20 and 19 (Fig. 2 a, b and 3 a, b). Let FI be p2. It is assumed that with the previous pulse FI, trigger 1 is set to one (Fig. 2 in and 3 in). The first impulse p2 (fig. 2 b and 3 b) sets the trigger 3 to the single state (fig. 2 g and 3 g), a single signal appears at the output of the element And 17 (fig. 2 d and 3 d), embedding triggers 1 and 3. The next FI pulse sets trigger 1 to one (Fig. 2a, Za, 2c, and Sv). If the pulse F. ,, (the third pulse FI, in Fig. 2a) arrives before trigger 1 is reset, trigger 2 is triggered, and at its inverse output a zero signal appears (Fig. 2n), and at the output of the AND-NO element

0 16 - единичный сигнал (фиг. 2 н). Очередным импульсом FI триггер 10 устанавливаетс  в единичное состо ние (фиг. 2 о) и через задержку, определ емую элементом 14 задержки, триггеры 2,0 16 - a single signal (Fig. 2 n). The next pulse FI trigger 10 is set to one state (Fig. 2 o) and, through the delay determined by delay element 14, triggers 2,

5 6 и 10 обнул ютс . На выходе триггера 10 формируетс  импульс разностной частоты FI-F2 (фиг. 2о). Триггеры 5-7 и элемент И 18 работают аналогично триггерам 1-3 и элементу И 17, при этом за счет элементов 11 и 12 задержки срабатываQ ние триггера б происходит позже срабатывани  триггера 2 и подтверждает единичный уровень на выходе элемента И-НЕ 16.5 6 and 10 are zeroed. At the output of trigger 10, a differential frequency pulse FI-F2 is generated (Fig. 2). Triggers 5-7 and element 18 work similarly to triggers 1-3 and element 17, whereby at the expense of delay elements 11 and 12, triggering of trigger b occurs after triggering of trigger 2 and confirms the unit level at the output of element IS 16.

Если импульс FI приходит в момент времени , когда триггер 1 уже обнулилс , аIf the FI pulse arrives at the point in time when trigger 1 has already been reset, and

5 сигнал на выходе элемента И 17 еще единичный (второй импульс FI на фиг. За), триггер 2 не срабатывает и может произойти пропуск импульса. Однако за счет того , что времена задержки различны, импульс на выходе элемента 11 задержки (третий импульс на фиг. Зе) вызывает срабатывание триггера 6 (фиг. 3 м), на выходе элемента И-НЕ 16 по вл етс  высокий уровень (фиг. Зн), очередной импульс FI вызывает срабатывание триггера 10, и на выходе уст5 ройства формируетс  импульс разностной частоты FI-F2 (фиг. Зо).5, the signal at the output of the element 17 is still single (the second pulse FI in FIG. 3A), the trigger 2 does not work, and a pulse may be omitted. However, due to the fact that the delay times are different, the pulse at the output of the delay element 11 (the third pulse in Fig. 3a) triggers the trigger 6 (Fig. 3 m), the output level of the AND-16 element appears to be high (Fig. Zn), the next pulse FI triggers the trigger 10, and at the output of the device a pulse of the difference frequency FI-F2 is formed (Fig. 3).

Если FI ; F2, работа формировател  аналогична указанной, при этом триггеры 1, 3 и 4 (5, 7 и 8), элемент И 17 (18), элементы И-НЕ 15, триггер 9 и элемент 14If FI; F2, the shaper's operation is similar to that, with triggers 1, 3, and 4 (5, 7, and 8), element AND 17 (18), AND-NOT elements 15, trigger 9, and element 14

0 задержки работают аналогично триггерам 1, 2. и 3 (5, 6 и 7), элементу И-НЕ 16, триггеру 10 и элемерту 14 задержки. Триггеры 2, 6 и 10 наход тс  в исходном состо нии , т.е. на выходной шине 22 сигнал отсутствует.Delay 0 works like triggers 1, 2. and 3 (5, 6 and 7), AND-NOT element 16, trigger 10 and delay element 14. Triggers 2, 6, and 10 are in the initial state, i.e. on the output bus 22, there is no signal.

5 Дл  обеспечени  правильной работы формировател  времена задержки элементов 14 и 13 задержки должны быть больше времен задержки элементов 11 и 12 задержки.5 In order for the shaper to work properly, the delay times of delay elements 14 and 13 must be greater than the delay times of delay elements 11 and 12.

За счет того, что сигнал разностной частоты формируетс  входными сигналами, диапазон входных частот в сторону уменьшени  ничем не ограничен, а в сторону увеличени  ограничен быстродействием примен емой элементной базы.Due to the fact that the signal of the difference frequency is formed by the input signals, the range of input frequencies is not limited in the direction of decreasing, but is limited in the direction of increase by the speed of the applied element base.

На временных диаграммах (фиг. 2 и 3) показаны сигналы на входной шине 20 (фиг. 2а, За) на входной шине 19 (фиг. 26 и 36) на выходе триггера 1 (фиг. 2в и Зв), на выходе триггера 3 (фиг. 2 г и 3 г) на выходе схемы И 17 (фиг. 2 д и 3 д) на выходе элемента 11 задержки, (фиг. 2 е и 3 е) на выходе элемента 12 задержки (фиг. 2 ж и 3 ж), на выходе триггера 5 (фиг. 2 з и 3 з), на выходе триггера 7 (фиг. 2 и и 3 и), на выходе элемента И 18 (фиг. 2 к и 3 к), на выходе триггера (фиг. 2 л и 3 л), на выходе триггера 6 (фиг. 2 м и 3 м) на выходе элемента И-НЕ 16 (фиг. 2 н и 3 н), на выходной шине 22 (фиг. 2 о и 3 о).The time diagrams (Fig. 2 and 3) show signals on the input bus 20 (Fig. 2a, 3a) on the input bus 19 (Fig. 26 and 36) at the output of the trigger 1 (Fig. 2b and Sv), at the output of the trigger 3 (Fig. 2 g and 3 g) at the output of the circuit AND 17 (Fig. 2 d and 3 d) at the output of the delay element 11, (Fig. 2 e and 3 e) at the output of the delay element 12 (Fig. 2 g and 3 g), at the output of the trigger 5 (Fig. 2 h and 3 h), at the output of the trigger 7 (Fig. 2 and 3 u), at the output of the element I 18 (Fig. 2 k and 3 k), at the output of the trigger ( Fig. 2 l and 3 l), at the output of the trigger 6 (Fig. 2 m and 3 m) at the output of the element AND-NOT 16 (Fig. 2 n and 3 n), on the output bus 22 (Fig. 2 o and 3 about).

Claims (1)

Формула изобретени Invention Formula Формирователь разностной частоты импульсных последовательностей, содержаший дес ть триггеров, два элемента И, два элемента И-НЕ и два элемента задержки, причем выход первого триггера соединен с информационным входом второго триггера и первым входом первого элемента И, второй вход которого подключен к выходу третьего триггера и к информационному входу четвертого триггера, тактовый вход которого соединен с первой входной шиной и тактовым входом третьего триггера, вход сброса которого подключен к выходу первого элемента И и входу сброса первого триггера, тактовый вход которого соединен с второй входной шиной и с тактовым входом второго триггера , первый вход второго элемента И соединен с выходом п того триггера и информационным входом шестого триггера, тактовый вход которого подключен к тактовому входу п того триггера и к выходу первого элемента задержки, вход которого соединен с тактовым входом первого триг-- гера, информационный вход которого под- - ключен к информационным входам третьего , п того и седьмого триггеров и к шине логической единицы, тактовый вход третьего триггера через второй элемент задержки соединен с тактовыми входами седьмого и восьмого триггеров, вход сброса седьмогоA pulse frequency difference shaper containing ten triggers, two AND elements, two NAND elements and two delay elements, the output of the first trigger connected to the information input of the second trigger and the first input of the first And element, the second input of which is connected to the output of the third trigger and to the information input of the fourth trigger, the clock input of which is connected to the first input bus and the clock input of the third trigger, the reset input of which is connected to the output of the first element AND and the input of the switch The first trigger, whose clock input is connected to the second input bus and to the clock input of the second trigger, the first input of the second element I is connected to the output of the fifth trigger and the information input of the sixth trigger, the clock input of which is connected to the clock input of the fifth trigger and to the output of the first the delay element, the input of which is connected to the clock input of the first trigger, whose information input is connected to the information inputs of the third, fifth, and seventh triggers and to the bus of the logical unit, the clock input tr tego trigger via a second delay element coupled to the clock inputs of the seventh and eighth flip-flops reset input of the seventh 0 триггера подключен к входу сброса п того триггера и к выходу второго элемента И, второй вход которого соединен с выходом седьмого триггера и с информационным входом восьмого триггера, инверс ный выход которого подключен к первому входу первого элемента И-НЕ, второй вход которого соединен с инверсным выходом четвертого триггера, выход первого элемента PI- HE подключен к информационному входу дев того триггера, выход второго элемента И0 НЕ подключен к информационному входу дес того триггера, первый вход второго элемента И-НЕ подключен к инверсному выходу второго триггера, а второй вход второго элемента И-НЕ подключен к инверсному входу шестого триггера, отличающийс  тем, что, с целью расширени  частотного диапазона входных сигналов, в него введены третий и четвертый элементы задержки , причем вход третьего элемента задержки соединен с первой выходной шиной и0 flip-flop is connected to the reset input of the fifth flip-flop and to the output of the second element I, the second input of which is connected to the output of the seventh trigger and the information input of the eighth trigger, the inverse output of which is connected to the first input of the first element NAND, the second input of which is connected to the inverse output of the fourth trigger, the output of the first element PI-HE is connected to the information input of the ninth trigger, the output of the second element I0 is NOT connected to the information input of the tenth trigger, the first input of the second element is NOT connected to the inverse output of the second trigger, and the second input of the second IS is NOT connected to the inverse of the sixth trigger, characterized in that, in order to expand the frequency range of the input signals, the third and fourth delay elements are inputted to it, the third delay element is connected to first output bus and 0 выходом дев того триггера, тактовый вход которого соединен с тактовым входом четвертого триггера, выход третьего элемента задержки соединен с входами сброса четвертого , восьмого и дев того триггеров, вход четвертого элемента задержки соединен с0 by the output of the ninth trigger, the clock input of which is connected to the clock input of the fourth trigger, the output of the third delay element is connected to the reset inputs of the fourth, eighth and ninth triggers, the input of the fourth delay element is connected to с второй выходной шиной и выходом дес того триггера, тактовый вход которого соединен с тактовым входом второго триггера , а выход четвертого элемента задержки соединен с входами сброса второго, шестого и дес того триггеров.with the second output bus and the output of the tenth trigger, the clock input of which is connected to the clock input of the second trigger, and the output of the fourth delay element is connected to the reset inputs of the second, sixth and tenth triggers. 5five Редактор И. Горн к Заказ 2876/53Editor I. Horn to Order 2876/53 Составитель Г. Брынский Техред И. ВересКорректор Л. БескидCompiled by G. Brynsky Tehred I. VeresKorrektor L. Beskid Тираж 901ПодписноеCirculation 901 Subscription ВНИИПИ Государственного комитета СССР по делам изобретений и открытийVNIIPI USSR State Committee for Inventions and Discoveries 113035, Москва, Ж-35, Раушска  наб., д. 4/5 Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4113035, Moscow, Zh-35, Raushsk nab. 4/5 Production and printing company, Uzhgorod, ul. Project, 4