SU1312556A1 - Устройство дл асинхронного сопр жени цифровых потоков - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в цифровых системах передачи данных дл  сопр жени  источника информации с каналом св зи. Целью изобретени   вл етс  упрощение устройства и повьппение его надежности путем совмещени  функций асинхронного со .пр жени  и перезаписи информации в одном запоминающем блоке. Цель достигаетс  тем, что в устройство, содержащее фазовый компаратор 1, триггер 2 команд, блок 3 синхронизации, распределитель 4 записи и оперативный запоминающий блок 5, введены два регистра сдвига и коммутатор сигналов. В оперативном запоминающем блоке 5 совмещаютс  функции асинхронного сопр жени  и формировани  выходного сигнала непосредственно на отводимых дл  передачи временных позици х канала св зи. Кроме этого, устройство позвол ет передавать дополнительно низкочастотную информацию на позици х стаффинга без использовани  дополнительной несущей, что повышает его функциональные возможности. Устройство может обеспечить также некоторое снижение остаточных фазовых флуктуации по сравнению с прототипом за счет сравнени  на фа-зовом компараторе гладких последовательностей и формировани  более точной аппроксимации действующего сигнала расстройки триггером команд. 2 ил. Btasaff (Л оо to ел СП о

Description

10

15

20

25

Изобретение относитс  к вычислиельной технике и электросв зи и моет использоватьс  в передатчиках цифовых систем передачи, использующих етод двустороннего стаффинга с двух- омйндным управлением.

Цель изобретени  - упрощение устройства и повышение его надежности за счет совмещени  функций асинхронного сопр жени  и перезаписи информации на отводимые позиции канала св зи в одном оперативном запоминающем блоке.

На фиг. 1 представлена блок-схема устройства; на фиг. 2 - функциональна  схема распределител  записи.

Устройство содержит (фиг. 1) фазовый компаратор 1, триггер (формирователь ) 2 команд, блок 3 синхронизации , распределитель 4 записи, оперативный запоминающий блок 5, регистры 6 и 7 сдвига и коммутатор 8 сигналов ,

Распределитель 4 записи (фиг. 2) содержит последовательно соединенные управл емый делитель 9 частоты, первый и второй делители 10 и 11 частоты , первый и второй элементы И 12 и 13, элементы ИЛИ 14 и И-НЕ 15.

Устройство содержит также выходы 16-19 распределител  4 записи, выходы 20-25 блока 3 синхронизации и выход 26 триггера 2,

Устройство работает следующим образом .

Вводимый информационный сигнал и сопровождающий его хронирующий (тактирующий ) сигнал поступают на входы регистра 6, в котором информационный сигнал преобразуетс  в параллельную форму и в таком виде поступает , на информационные входы оперативного запоминающего блока 5, выполненного в виде многоцелевого регистра с раздельной адресацией записи и считывани  информации. Процессом записи информации управл ет распределитель 4, вырабатывающий на своем выходе 16 необходимые сигналы. Непосредственно запись информации осуществл етс  в момент действи  тактового импульса на выходе 17 распределител  4,

Считывание информации из оператив- ,с ного запоминающего блока 5 осуществл етс  по сигналам от блока 3, формирующего на адресных входах считывани  оперативного запоминающего бло30

35

40

45

50

ка 5 став пози запо лель прео форм руем обра рует отве пози запи

пото пере нени ютс  ра ра 8 дит тоты вующ щей блок част етс  запи поми чени торо их мом рас дей допу мых ни  выр вход 2 в ких око тыв

фор нем обр ный дае а в мех л е вс тел кан

ка 5 сигналы, соответствующие предоставл емым в канале св зи тактовым позици м. Считанный из оперативного запоминающего блока 5 сигнал в параллельной форме с помощью регистра 7 преобразуетс  в последовательную форму по управл ющему сигналу, формируемому на вьЕХОде 22 блока 3. Таким образом, на выходе регистра 7 формируетс  выходной сигнал, занимающий отведенные в канале св зи временные позиции без дополнительной перезаписи .

5

0

5

,с

0

5

0

45

0

Выравнивание скоростей вводимого потока и синхронной несущей, а также передача команд управлени  и заполнение позиций стаффинга осуществл ютс  с помощью фазового компаратора 1, формировател  2 и коммутатора 8. Фазовый компаратор 1 производит сравнение фаз субгармоники частоты вводимого потока и соответствующей субгармоники импульсной несущей , вырабатываемой на выходе 23 блока 3. В качестве субгармоники частоты вводимого сигнала используетс  соответствующий адресный сигнал записи информации в оперативном запоминающем блоке 5. Номинальные значени  сравниваемых фазовым компаратором 1 частот равны, однако ввиду их несинхронности в произвольный момент времени-может действовать расстройка любого знака. Границы действующей расстройки определ ютс  допусками на стабильность сравниваемых частот. По результатам сравнени  сигналов фазовый компаратор 1 вырабатывает сигнал, поступающий на вход формировател  2. Формирователь 2 вырабатывает один из двух логических уровней - команду управлени  по окончании позиции стаффинга, вырабатываемой блоком 3.

В представл емом дл  передачи информации канале св зи при двустороннем стаффинге все отводимые позиции образуют основной и дополнительный каналы. В основном канале передаетс  вводимый асинхронный сигнал, а в дополнительном - передаютс  по- мехозащищенные (состо щие из несколь- бит) команды управлени  и вьще- л етс  циклически следующа  позици  вставки. При этом позиции дополнительного канала в предоставл емом канале св зи равномерно распределены

31312556

с целью повышени  помехоустойчивости к сосредоточенным помехам.

Выравнивание с коростей вводимого потока и отводимой несущей основного канала осуществл етс  с помощью пози- 5 ции вставки. В случае, если в отдельном цикле скорость вводимого потока превышает скорость основного канала, на позиции вставки передаетс  бит инпервом входе фазового компар На выходе 21 действуют такто следовательность канала св з выходе 22 - тактова  последо ность с частотой в п раз ниже разр дность слова оперативног минающего блока 7. Адресные с на выходе 20 блока 3 формирую соответствии с выдел емыми дл

формации вводимого потока, в против- дачи позици ми канала св зи.

ном случае бли зка  по времени позици  к позиции вставки основ.ного -канала и сама позици  вставки  вл ютс  балластными, т.е. не несут информации вводимого потока. Кажда  из указанных ситуаций сопровождаетс  - передачей соответствующей команды управлени  на отведенных позици х дополнительного канала. В тех циклах, в которых позици  вставки  вл етс  балластной, на ней может быть организована передача дополнительной низкочастотной информации.

Заполнение информацией равномерно следующих позиций дополнительного ка нала осуществл етс  в .коммутаторе 8 по управл ющим сигналам выходов 18 и 19 распределител  4 и формировател  2. На позици х основного канала и на позици х вставки, используемой дл  передачи основной информации, . на выход коммутатора 8 проходит вводимый сигнал с регистра 6. На позици х , отведенных дл  передачи команд управлени , на выходе коммутатора 8 действует логический уровень с выхода формировател  2, а на позици х вставки, не использующихс  дл  передачи основной информации, на выход коммутатора 8 поступает сигнал второго информационного входа. Таким образом , в оперативный запоминающий блок 5 записываетс  вс  информаци , следующа  как в основном, так и в дополнительном каналах.

Блок 3 синхронизации  вл етс  блоком общего назначени , в состав которого вход т задающий генератор, делители частоты и формирователи необходимых импульсных позиций. На вькоде 25 формируетс  позици  вставки, следующа  с частотой циклов асинхронного ввода, на выходе 24 действует короткий фазирующий импульс, также следующий с частотой циклов асинхронного ввода. На выходе 23 действует импульсна  последовательность с частотой , номинально равной частоте на

первом входе фазового компаратора 1. На выходе 21 действуют тактова  последовательность канала св зи, а на выходе 22 - тактова  последовательность с частотой в п раз ниже, гдеп - разр дность слова оперативного запоминающего блока 7. Адресные сигналы на выходе 20 блока 3 формируютс  в соответствии с выдел емыми дл  передачи позици ми канала св зи.

15

25

30

-20

Распределитель 4 записи дл  рассматриваемого примера работает следующим образом (фиг. 2).

Нд вход цепочки делителей 9-11 поступает хронирующий сигнал вводимого потока. Коэффициент делени  управл емого делител  9 равен числу информационных разр дов слова оперативного запоминающего блока 5, а общий коэффициент делени  m всего делител  - емкости пам ти оперативного запоминающего блока 5 (в данном примере пусть , ). На выходе элемента И 12 формируетс  тактова  последовательность записи информации в оперативный запоминающий блок 5. Коэффициент делени  делител  10 равен 4, второго делител  11 частоты - 2 . Импульсом с выхода 24 блока 3 производитс  фазировка делител  11 частоты по его установочному входу один раз за цикл асинхронного ввода. Адресные сигналы записи информации снимаютс  с выходов делителей 10 и 11. 5 Коэффициент делени  делител  9 уменьшаетс  на единицу при формировании позиции дополнительного канала (в данном примере это кажда  1б-  позици ) путем подачи на управл ющий вход делител  9 сигнала с элемента И 13. При этом за счет по влени  управл ющего сигнала на соответствующем входе, коммутатор 8 подключает к икформаци- онному входу сигнал с выхода формировател  2 команд, т.е. в соответствующую  чейку оперативного запоминающего блока 5 записываетс  очередной символ текущей команды. За полный цикл асинхронного ввода таким образом будут вписаны все символы команды.

При поступлении по входу 25 сигнала позиции вставки на входы элементов ИЛИ 14 и И-НЕ 15 в зависимости от значени  очередной команды формировател  2 управлени  на входе 26, на выходе элемента И 13 по в тс  либо два подр д следующих управл ющих

40

0

513

импульса, либо не по витс  ни одного В первом случае коммутатор 8 сигна- лоп пропустит на свой выход сигнал второго информационного входа, а во втором случае - вводимый цифровой поток, действующий на его первом информационном входе, и таким образом на позиции вставки и близкой к ней позиции основного канала будут вписаны сигналы от основного или дополнительного информационных выходов источника информации.

На приемной станции дл  уменьшени  объема оборудовани  также может использоватьс  принцип, аналогичный предложенному, т.е. сигнал введенного потока непосредственно на прин тых позици х вписываетс  в оперативный запоминающий блок, а считывание производитс  по сигналам соответствующего распределител  считывани , управл емого тактовой частотой, вырабатываемой генератором с ФАПЧ, однако может использоватьс  и одно из известных устройств. Синхронизаци  цикла асинхронного ввода св зана с общим циклом полного формируемого потока и осуществл етс  с помощью группового устройства цикловой синхронизации.

Формула .изобретени 

Устройство дл  асинхронного сопр жени  цифровых потоков, содержащее , оперативный запоминающий, блок, вход адреса записи которого соединен с первым выходом распределител  записи и первым входом фазового компаратора , выходом подключенного к информационному входу триггера команд, и блок синхронизации, отличающеес  тем, что, с целью упрощени  устройства и повьшюни  его надежности за счет совмещени  функций асинхронного сопр жени  и перезаписи информации на отводимые пози66

ции канала св зи в одном оперативном запоминающем блоке, в устройство введены два регистра сдвига и коммутатор сигналов, причем первый информационный вход коммутатора сигналов соединен с выходом первого регистра сдвига, группа вькодов которого и выход коммутатора сигналов подключены к информационному входу

оперативного запоминающего блока,

тактовьш вход и адресный вход считывани  которого соединены соответственно с вторым выходом распределител  записи и первьп выходом блока

синхронизации, информационный выход - с информационньм входом второго регистра сдвига, выход которого  вл етс  выходом устройства дл  подключени  к информационному входу

канала св зи, а тактовый вход и вход разрешени  соответственно соединены с вторым и третьими выходами блока синхронизации, четвертый и п тый выходы которого подключены соответственно к второму входу фазового компаратора и установочному входу распределител  записи, синхронизирую- ЩИ.Й вход которого подключен к шестому выходу блока синхронизации и син- хровходу триггера команд, выходом соединенного с управл ющим входом распределител  записи, третий и четвертый выходы которого и выход триггера команд соединены с управл ющим

входом коммутатора сигналов, а тактовый вход  вл етс  входом устройства дл  подключени  выхода сигнала сопровождени  данных источника информации и соединен с тактовым входом

первого регистра сдвига, информаци- онный вход которого и второй информационный вход коммутатора сигналов  вл ютс  соответствующими входами устройства дл  подключени  основного и дополнительного информационных выходов источника информации .

На t onnapamop 1

Claims (1)

1. Формула .изобретения

   Устройство для асинхронного сопряжения цифровых потоков, содержащее. оперативный запоминающий, блок, вход адреса записи которого соединен с первым выходом распределителя записи и первым входом фазового компаратора, выходом подключенного к информационному входу триггера команд, и блок синхронизации, отличающееся тем, что, с целью упрощения устройства и повышения его надежности за счет совмещения функций асинхронного сопряжения и перезаписи информации на отводимые пози ции канала связи в одном оперативном запоминающем блоке, в устройство' введены два регистра сдвига и коммутатор сигналов, причем первый информационный вход коммутатора сигналов соединен с выходом первого регистра сдвига, группа выходов которого и выход коммутатора сигналов подключены к информационному входу оперативного запоминающего блока, тактовый вход и адресный вход считывания которого соединены соответственно с вторым выходом распределителя записи и первым вькодом блока синхронизации, информационный выход - с информационным входом второго регистра сдвига, выход которого является выходом устройства для подключения к информационному входу канала связи, а тактовый вход и вход разрешения соответственно соединены с вторым и третьими выходами блока синхронизации, четвертый и пятый выходы которого подключены соответственно к второму входу фазового компаратора и установочному входу распределителя записи, синхронизирующий вход которого подключен к шестому выходу блока синхронизации и синхровходу триггера команд, выходом соединенного с управляющим входом распределителя записи, третий и четвертый выходы которого и выход триггера команд соединены с управляющим входом коммутатора сигналов, а тактовый вход является входом устройства для подключения выхода сигнала сопровождения данных источника информации и соединен с тактовым входом первого регистра сдвига, информаци- ^; онный вход которого и второй информационный вход коммутатора сигналов являются соответствующими входами устройства для подключения основного и дополнительного информационных выходов источника информации.

   На коммутатор