JPS62269443A - 並列伝送方式 - Google Patents

並列伝送方式

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JPS62269443A
JPS62269443A JP61112631A JP11263186A JPS62269443A JP S62269443 A JPS62269443 A JP S62269443A JP 61112631 A JP61112631 A JP 61112631A JP 11263186 A JP11263186 A JP 11263186A JP S62269443 A JPS62269443 A JP S62269443A
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高崎　喜孝
Yasushi Takahashi
靖 高橋
Akihiro Hori
明宏 堀
Yukio Nakano
幸男 中野
Minoru Maeda
稔 前田
Yoshihiko Miyano
宮野　吉▲彦▼
Ikuo Tokizawa
鴇沢　郁男
Masatoyo Tsunoda
正豊 角田
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はパルスを並列に分配して伝送する、並列伝送方
式に関する。
〔発明の背景〕
従来パルスを並列伝送する場合、各伝送路間の遅延差が
問題となり、これを解決するために、各伝送路より取り
出したタイミング情報の位相の平均値をとってパルスを
再生する。いわゆる共通りイミング方式などが検討され
ていた（日立評論４７巻３号（１９６５年）第１０２頁
〜第１−１３頁の「分配伝送形ｐｃＭ通信方式」）。
しかしながらビットレート増大に伴い遅延差の影響が大
きくなり、マージンの劣化、符号誤り率の増大等を招く
恐れが生ずる。
これを第３図を用いて説明する。同図において送信器２
１より同時に送信された３系列のパルスは、伝送路２２
を経て受信器２３に到着した時点においては、同図の波
形（ａ）〜（ｃ）に示す如く、伝送路２１における伝播
遅延時間の差により、到着時間に差を生ずる。この場合
には点線で示したように、クロックパルス（ｄ）により
サンプリングすることにより、受信点で再びパルスの発
生時点を揃えることが可能であるが、さらに高速のパル
ス伝送においては、これが困難になる。
同図の波形（ａ′）〜（Ｃ′）は速度が２倍になつだ場
合、すなおち、パルス幅が−になった場合を示したもの
であるが、この場合にはもはや共通にサンプリングする
ことは不可能となる。
このような問題を避けるために、第４図の（ａ）に示す
如く、信号をＣＭ　Ｔ　　（Ｃｏｄｅｄ　ＭａｒｋＩｎ
ｖｅｒｓｉｏｎ　）符号化して、送信点で同一時点で符
号則のバイオレーション（同図（１））の矢印の個所）
を挿入し、受信側でこれを検出して、そのバイオレーシ
ョンの発生時点をバッファメモリを通して揃えることも
考えられているが、この場合は所要帯域が２倍必要とな
るので、高速伝送においては回路の性能等による制限を
うける場合が多く信号の劣化につながる。
帯域増加を防止する方法としては、第５図に示す如く、
一定間隔でフレームパルス５０を挿入する方法があるが
、これはフレームパルス５０と情報パルス５１とを区別
する回路が必要となり装置規模が大きくなる。
〔発明の目的〕
本発明は」二記の欠点を除去し、伝送速度が上昇しても
マージンの劣化を生ぜず、帯域の利用効率もよく、簡単
な回路で遅延補償の可能な並列伝送方式を提供すること
を目的とする。
〔発明の概要〕
上記目的を達成するために、本発明では伝送路符号の特
定の性質を利用する。伝送路符号形式としてブロック形
式（ｍＢｎＢ）を採用し、これにより、ブロックの位相
を基準として並列伝送における遅延差を補償するもので
ある。帯域有効利用のためにはｍ／ｎをある程度大きく
（たとえばｍ　／　ｎ　＞　２　／　３　）遅延差を補
償するためにはある程度ブロック長を長くとる必要があ
る（たとえば３ビツト以上）。
〔発明の実施例〕
以下、本発明の一実施例を第１図により説明する。同図
において、並列に分離された信号は、入力端子１より入
力される。これは、入力端子により印加されたブロック
タイミングにより、伝送路符号変換器３を通して、伝送
路と整合した、ブロック形式の伝送路符号に変換され、
ブロックのタイミングを揃えて伝送路４へ送出される。
通常１−ブロック内のパルス数は帯域有効利用と遅延差
補償のため３〜１０に選ばれる。ここでは、１例として
３８４Ｂ符号を仮定する。
一方受信側では、受信回路５およびタイミング回路６を
用いて受信パルス再生した後、ブロック符号を原符号に
復号して出力する。この操作は各伝送路においては抽出
してタイミング信号を用いるためマージンの劣化は小さ
い。ただし、受信回路５の出力には相互に遅延差を生じ
ている。（第６図の波形（ａ）　〜（ｃ））−ここでは
３Ｂ４Ｂ符号を復号して１ブロツク３ビツト構成となっ
た時点で説明している。
これを補償するため、バッファメモリに一旦蓄積し、ブ
ロックタイミング発生器８よりの基準信号（第６図の波
形（ｄ））を用いて読出しのブロック位相を合わせるこ
とにより上記遅延差を補償することが出来る（第６図の
波形（ａ′）〜（ｃ’））。
第２図を用いて遅延差補償回路７の動作を説明する。こ
こでは３６４　Ｂ符号の復号化後のものすなわち１ブロ
ツクが３ビツトより成っているものとして説明する。入
力端子１１より印加された信号（第７図の波形（ａ））
は、入力端子１−２〜１４から印加された３相のクロッ
クパルス（第７図の波形（ｕ）、（ｖ）、（ｗ）これは
復号回路で得られる）により、フリップフロップ１５を
用いたバッファメモリに蓄積される（第７図の波形（ａ
ｌ、）、　（ａ２）　、　（ａｓ）　）。この蓄積され
た信号の読み出しはゲート１６〜１７を通して行われ補
正された信号（第７図の（ａ′）が得られる。読み出し
のための３相のパルスφ１′１φ８′（第７図の波形（
ｘ）、（ｙ）、（ｚ））はリングカウンタ１８より発生
されたものを用いる。このカウンタは端子１９よりのク
ロックでゲートフロを通して巡回せしめられるが、第１
−位相φ１′　と、入力端子２１に印加される基準信号
（第７図の波形（Ｓ）ブロックタイミング発生器８の出
力）の位相とが一致するようにゲート２０．２２を通し
て、補正がかけられる。
なお上記基準信号としては、送信側より別回線を通して
送られた、あるいは受信側で得られたブロック同期用ク
ロックなどを用いることが出来る。
〔発明の効果〕
以上述べた如く本発明によれば、高速の並列伝送におい
てもブロック畏を十分大きくとれば（たとえば３〜］Ｏ
ビツト）遅延差によるマージンの劣化等がなく、また伝
送符号を流用出来、ブロック同期回路も簡単な回路で実
現できるので経済的でありその効果は大きい。
【図面の簡単な説明】
第１図は本発明の一実施例を示す図、第２図は第１図の
遅延差ｈｌｉ償回路の詳細図、第３図は従来方式を示す
図、第４図は伝送路符号化則を示す図、第５図は伝送フ
レームの一例を示す図、第６図は第１−図の実施例のタ
イムチャートを示す図、第７図は遅延補償動作を説明す
るためのタイムチャート図である。 １・・・送出側入力端子、２・・・ブロックタイミング
入力端子、３・・・伝送路符号変換器、４・・・伝送路
、５・・・受信回路、６・・・タイミング回路、７・・
・遅延差補償回路、８・・・ブロックタイミング発生器
、１１〜〕４・・・入力端子　１５・・・フリップフロ
ップ、１６・・・論理積ゲート、１７・・・論理和ゲー
ト、１８・・・リングカウンタ、１９・・・入力端子＋
　２０．２２・・インヒビットゲート、２１ノ・・入力
端子、２３・・・出力端子。

Claims (1)

    【特許請求の範囲】
  1. １、パルス並列伝送方式において、送信側においてブロ
    ック形式（ｍＢｎＢ）の伝送路符号化（ｍ／ｎ≧２／３
    、ｎ≧３）を施し、かつブロックのタイミングを揃え送
    信し、受信側で各受信信号を再生した後、バッファメモ
    リを通して、再びブロックのタイミングを揃えることを
    特徴とする並列伝送方式。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04826A (ja) * 1990-04-17 1992-01-06 Hitachi Cable Ltd ディジタル多重伝送システム
JPWO2017033318A1 (ja) * 2015-08-26 2018-06-14 堺ディスプレイプロダクト株式会社 データ送受信装置及び表示装置

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02177739A (ja) * 1988-12-28 1990-07-10 Hitachi Ltd デイジタル伝送方式
US5293626A (en) * 1990-06-08 1994-03-08 Cray Research, Inc. Clock distribution apparatus and processes particularly useful in multiprocessor systems
US5341405A (en) * 1991-06-11 1994-08-23 Digital Equipment Corporation Data recovery apparatus and methods
US5255287A (en) * 1991-06-28 1993-10-19 Digital Equipment Corporation Transceiver apparatus and methods
US5412691A (en) * 1991-06-28 1995-05-02 Digital Equipment Corporation Method and apparatus for equalization for transmission over a band-limited channel
JP3158213B2 (ja) * 1991-09-12 2001-04-23 富士通株式会社 並列伝送方法および装置
US5253254A (en) * 1991-09-18 1993-10-12 Dsc Communications Corporation Telecommunications system with arbitrary alignment parallel framer
US5251210A (en) * 1991-11-01 1993-10-05 Ibm Corporation Method and apparatus for transforming low bandwidth telecommunications channels into a high bandwidth telecommunication channel
US5455831A (en) * 1992-02-20 1995-10-03 International Business Machines Corporation Frame group transmission and reception for parallel/serial buses
US5408473A (en) * 1992-03-03 1995-04-18 Digital Equipment Corporation Method and apparatus for transmission of communication signals over two parallel channels
DE4211671A1 (de) * 1992-04-07 1993-10-14 Philips Patentverwaltung Multiplexer für die Daten von Zeitkanälen
US5379299A (en) * 1992-04-16 1995-01-03 The Johns Hopkins University High speed propagation delay compensation network
GB9314479D0 (en) * 1992-11-06 1993-08-25 Hewlett Packard Co Encoding data
US5442457A (en) * 1993-01-11 1995-08-15 Najafi; Hamid Multi-line pooling facsimile apparatus
US5396503A (en) * 1993-02-19 1995-03-07 Hewlett-Packard Company Method and system for communicating data
GB9314480D0 (en) * 1993-07-09 1993-08-25 Hewlett Packard Co Encoding data
US5598442A (en) * 1994-06-17 1997-01-28 International Business Machines Corporation Self-timed parallel inter-system data communication channel
US6912680B1 (en) 1997-02-11 2005-06-28 Micron Technology, Inc. Memory system with dynamic timing correction
US5940608A (en) 1997-02-11 1999-08-17 Micron Technology, Inc. Method and apparatus for generating an internal clock signal that is synchronized to an external clock signal
US5946244A (en) 1997-03-05 1999-08-31 Micron Technology, Inc. Delay-locked loop with binary-coupled capacitor
US6173432B1 (en) * 1997-06-20 2001-01-09 Micron Technology, Inc. Method and apparatus for generating a sequence of clock signals
US6101197A (en) 1997-09-18 2000-08-08 Micron Technology, Inc. Method and apparatus for adjusting the timing of signals over fine and coarse ranges
US6647028B1 (en) 1997-09-30 2003-11-11 Cisco Technology, Inc. System and method for recovering and restoring lost data in a N-channel coherent data transmission system
US6269451B1 (en) 1998-02-27 2001-07-31 Micron Technology, Inc. Method and apparatus for adjusting data timing by delaying clock signal
US6338127B1 (en) 1998-08-28 2002-01-08 Micron Technology, Inc. Method and apparatus for resynchronizing a plurality of clock signals used to latch respective digital signals, and memory device using same
US6349399B1 (en) * 1998-09-03 2002-02-19 Micron Technology, Inc. Method and apparatus for generating expect data from a captured bit pattern, and memory device using same
US6279090B1 (en) 1998-09-03 2001-08-21 Micron Technology, Inc. Method and apparatus for resynchronizing a plurality of clock signals used in latching respective digital signals applied to a packetized memory device
US6430696B1 (en) * 1998-11-30 2002-08-06 Micron Technology, Inc. Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same
US6374360B1 (en) 1998-12-11 2002-04-16 Micron Technology, Inc. Method and apparatus for bit-to-bit timing correction of a high speed memory bus
US6470060B1 (en) 1999-03-01 2002-10-22 Micron Technology, Inc. Method and apparatus for generating a phase dependent control signal
DE19943739A1 (de) 1999-09-03 2001-05-10 Infineon Technologies Ag Vorrichtung und Verfahren zum Laufzeitausgleich
US6441666B1 (en) 2000-07-20 2002-08-27 Silicon Graphics, Inc. System and method for generating clock signals
US6801989B2 (en) * 2001-06-28 2004-10-05 Micron Technology, Inc. Method and system for adjusting the timing offset between a clock signal and respective digital signals transmitted along with that clock signal, and memory device and computer system using same
US7168027B2 (en) 2003-06-12 2007-01-23 Micron Technology, Inc. Dynamic synchronization of data capture on an optical or other high speed communications link
US7234070B2 (en) * 2003-10-27 2007-06-19 Micron Technology, Inc. System and method for using a learning sequence to establish communications on a high-speed nonsynchronous interface in the absence of clock forwarding
US7676725B1 (en) 2006-02-27 2010-03-09 The United States Of America As Represented By The Director, National Security Agency Method of code generation that minimizes error propagation

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS615656A (ja) * 1984-06-20 1986-01-11 Nec Corp デイジタル信号の分離伝送方式

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58200654A (ja) * 1982-05-18 1983-11-22 Nec Corp 通信装置
US4615040A (en) * 1984-06-14 1986-09-30 Coenco Ltd. High speed data communications system
US4691294A (en) * 1984-09-21 1987-09-01 International Computers Limited Clock/data synchronization interface apparatus and method
GB8528890D0 (en) * 1985-11-23 1986-01-02 Int Computers Ltd Data transmission system

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS615656A (ja) * 1984-06-20 1986-01-11 Nec Corp デイジタル信号の分離伝送方式

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04826A (ja) * 1990-04-17 1992-01-06 Hitachi Cable Ltd ディジタル多重伝送システム
JPWO2017033318A1 (ja) * 2015-08-26 2018-06-14 堺ディスプレイプロダクト株式会社 データ送受信装置及び表示装置

Also Published As

Publication number Publication date
CA1289249C (en) 1991-09-17
GB2191662A (en) 1987-12-16
GB8711584D0 (en) 1987-06-17
GB2191662B (en) 1990-09-12
JPH07105818B2 (ja) 1995-11-13
US4818995A (en) 1989-04-04

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