SU1501171A1

SU1501171A1 - Запоминающее устройство с самоконтролем

Info

Publication number: SU1501171A1
Application number: SU874230695A
Authority: SU
Inventors: Борис Викторович Барашенков
Original assignee: Организация П/Я Х-5263
Priority date: 1987-02-16
Filing date: 1987-02-16
Publication date: 1989-08-15

Abstract

Изобретение относитс к вычислительной технике. Цель изобретени - повышение надежности устройства за счет возможности коррекции четных ошибок любого многоразр дного запоминающего элемента одного из накопителей и обнаружени некоторых типов многократных ошибок в одинаковых разр дах обоих накопителей. Устройство содержит накопители 1 и 2, состо щие из многоразр дных запоминающих элементов 3, блоки сравнени 4, блоки инвертировани 7, блок контрол 10, блок задержки 11, блок управлени 12, блок табличного декодировани 13. В устройство введен блок табличного декодировани дл дешифрации результатов поразр дного сравнени информации, считываемой из основного и дублирующего накопителей, дл определени и коррекции ошибок одного из многоразр дных запоминающих элементов, на основе которых стро тс накопители устройства. 1 ил.

Description

k-o/

-о

7

типов многократных ошибок в одинаковых разр дах обоих накопителей. Устройство содержит накопители 1 и 2, состо щие из многоразр дных запоминающих элементов 3, блоки сравнени 4, блоки инвертировани 7, блок контрол 10, блок задержки 11, блок управлени 12, блок табличного декодировани 13. В устройство введен

15011714

блок табличного декодировани дл дешифрации результатов поразр дного сравнени информации, считываемой из основного и дублирующего накопителей , дл определени и коррекции ошибок одного из многоразр дных запоминающих элементов, на основе которых стро тс накопители устрой- 10 ства. 1 ил.

Изобретение относитс к вычислительной технике, а именно к запоминающим устройствам (ЗУ)

Цель изобретени - повьшение надежности устройства за счет возмож- ности коррекции четных ошибок в пределах одного многоразр дного запоминающего элемента одного из накопителей и обнаружени некоторых типов многократных ошибок в одинаковых разр дах обоих накопителей.

На чертеже приведена структурна схема устройства.

Устройство содержит накопители 1 и 2 информации, состо щие из много- разр дных элементов 3,например, БИС ЗУ с байтовой организацией,блоки

4сравнени , состо щие из элементов

5сравнени мультиплексора 6, аналогичные известному блоки 7 инвер- тировани 7, состо щие из элемента ИЛИ 8 и элемента неравнозначности

9, блок 10 контрол , выполненный на сумматоре по модулю два, блок 11 задержки , блок 1/ управлени , анапо- гичный известному, бло1 13 табличного декодировани , выполненный например , в виде микросхемь. ПЗК KJ809P ЩИ1Ф1. входные числовне J4, В1 ходные числовые J5, обращени J6, записи- чтени 17, адресные J8, ответа 19. „ Устройство работает следующим образом ..

На адресные, входные числовые, признака записи-чтени обращени щины 18,14,17,16 соответственно внешними устройствами задаютс коды адреса , числа, сигнал обращени и признака Запись-чтение.

Предполагаетс , что при операции Запись состо ние выходных числовых шин 15 соответствует сигналам О, а при операции Чтение сигнала О установлены на входных числовых щи

0 5

0

5

0

с

0

нах 14, количество числовых разр дов п накопителей 1 и 2 четно, количество числовых разр дов m многоразр дных элементов одинаково дл обоих накопителей.

В режиме Запись в накопителе 1, числовые входы которого св заны входными числовыми щинами 14 непосредственно , записываетс пр мой код поступающей информации.

Код числа, записываемый в накопитель 2, числовые входы которого св заны с входной числовой шиной 14 через блоки 7 инвертироваровани 7, зависит от значени суммы по модулю два (четности ) информации входных числовых щин 14.

При четном количестве единиц в коде числа на шине 14, т.е. равенстве нулю их суммы по модулю два, на числовые входы накопител 2 от блоков инвертировани 7 подаетс обратный код числа, при нечетном - пр мой код. Сумма по модулю два (признак четности ) вырабатываетс блоком контрол 10 (схема свертки по модулю два),выходной сигнал которого используетс блоком 12 управлени дл образовани сигнала инвертировани на управл ющих входах элементов 9 неравнозначности , на информационные входы которых поступают код записываемого числа с шин входных числовых 15 -через, элементы ИЛИ 8. При сигнале Чтение на шине 17 записи-чтени коды чисел, считываемые из многоразр дных элементов 3 накопителей 1 и 2 снимаютс поразр дно элементами 5 сравнени блоков 4. Блок контрол JO образуют значение суммы по модулю два кода числа, считьшаемого из накопител 2, п выходных сигналов элементов 5 сравнени и сигнал с выхода блока анализирует- с блоком 13 табличного декодирова51

ни , входы которого св заны с выходами элементов 5 сравнени -, блока 10 контрол и блока 12 управлени , св занного с выходом блока контрол 10 и числовьми выходами блока 13 табличного декодировани . Комбинаци сигналов 00, 01, 10, 11 на первом и втором выходах блока 13 соответствует четырем состо ни м устройства:

-устройство исправно,

-накопитель 1 неисправен (ошибка на выходе накопител 1),

-накопитель 2 неисправен (ошибка на выходе накопител 2),

-устройство неработоспособно. Указанные четыре комбинации выходных сигналов блока 13 в случае выполнени этого блока на основе микросхемы ПЗУ записаны в ПЗУ по ад- ресам, коды которых образуют четыре соответствующих множества А,, А,,

Ag, А,, определ емые следующим образом :

АО - двухэлементное множество (п+1 )-разр дньтх кодов, содержащих ноль ( единицу) в (п+О разр де, вл ющегос выходом блока контрол 10 и единицы (нул ) в остальных п разр дах, вл ющихс выходами элементов сравнени 5j

В - множество (п+)-разр дных .кодов, содержащих единицу или ноль в (п+1) разр де, хот бы две единицы (нул ) в разр дах, которым соответствуют выходы элементов 5

сравнени , св занных с пер

выми входами только с одним

их многоразр дных элементов 3 накопител 1 и нул (единицы) в остальных разр дах;

В - множество (n+l)-разр дных кодов , содержащих единицу или ноль в (п+1) разр де, хот бы две единицы (нул ) в разр дах , которым соответствуют выходы элементов сравнени , св занных вторыми входами только с одним из многоразр дных накопительных элементов 3 накопител 2 и нули (единицы) в остальных разр дах)

В(В) множество кодов, содержащих единицу в (п+1) разр де, а

16

также нули и единицы в остальных п разр дах, причем количество единиц (нулей) нечетно и меньше п/2; Bt(B) - множество (п+1)-разр дных кодов, содержащих ноль в (п+1) разр де, а также нули и единицы, в остальных п разр дах , причем количество нулей (единиц) нечетно и меньше п/2.

Множества В, и В соответствуют многократным ошибкам при чтении, в том числе и четным, информации одного из многоразр дных элементов 3 накопителей 1 и 2 соответственно.

Множества В,В,

(В.В) соот

0

ветствуют ошибкам нечетной кратности при чтении информации первого (второго ) накопител 1,2 с произвольным распределением ошибокпо его многоразр дным элементам,3. Объединени А Ву. В, V В5иА2 Р2 У Bg образуют множества А и А, соответствующие ощибкам при чтении информации накопителей 1 и 2, которые допускают их декодирование блоком табличного декодировани 13, как при нечетном, так и четном количестве ошибок.

Полное кодовое множество А (п+1 ) разр дных кодов на адресных входах блока 13 табличного декодировани вл етс объединение А AV Aj. А - кодовое множество, соответствующее конфигурации ошибок , не допускающей декодировани , т.е. неработоспособному устройству,при правильном считывании информации из накопителей 1 и 2 (п+1) разр дные коды на входах блока 13 табличного декоди ровани соответствуют множеству AJ блок 13 на своих числовых выходах образует код OOJ . Блок управлени 12 формирует на входах мультиплексоров 6 блоков 4 сигналы, пропускающие на выходные числовые шины 15 устройства информацию с выходов накопител 1, а блок 11 задержки образует сигнал ответа устрой- ства на шине 9 ответа,соответствующий правильной информации на выходных числовых шинах 15.

При неисправност х устройства, привод щим к ошибкам считываемой из накопителей 1 и 2 информадии блок 13 определ ет принадлежность кода на своих адресных входах к одному из непересекающихс множеств А, Aj, А , формиру соответствующие сигналы в блок 12 управлени .

Блоком 12 управлени производитс дешифраци соато ний устройства анализом выходных сигналов блока 13. При наличии ошибок, допукающих коррекцию (коды о,1 JO на выходе блока J3), блоком J2 производитс формирование сигналов на управл ющих входах мультиплексоров 6 и блоков 7 инвертировани , что обеспечивает KOMMyTaujco на выходные числовые шины 5 информации с выхода накопител с правильной информацией, котора при необходимости инвертируетс блоками 7 инвертировани , так как информаци с четным количеством единиц записываетс и считываетс из накопител 2 в обратном коде. Блок 11 задержки задерживает сигнап ответа на шине 19 на врем коррекции информации . При наличии ошибки, не допускающей коррекции (код 1 на выходе табличного декодировани 13), блок 13 управлени блокирует вьщачу сигнала ответа на шину ответа 18.

В св зи с возможностью анализа результата сравнени информации накопителей 1, 2 (совпадени или несовпадение ) и значение четности информации накопител ,вырабатываемой блоком 10 контрол , предлагаемое устройство в отличие от известного позвол ет обнаруживать четное количество ошибок типа инвертировани всех разр дных бит, например, вследствие неисправности схем блока управлени . Ошибки обоих накопителей в одинаковых разр дах некоторого адреса также обнаруживаютс , если количество ошибок при этом в каждом накопителе нечетное.

Claims

Формула изобретени .

Запоминающее устройство с самоконтролем , содержащее первый и второй накопители, каждый из которых состоит из многоразр дных запоминающих

элементов и имеет информационную разр дность L km(гдe m 2,3,4- разр дность запоминающих элементов.

0

5

0

5

0

5

0

5

k i,2,3... - коэффициент), адресные входы и входы записи и разрешени обращени запоминающих элементов объединены и вл ютс соответственно адресными входами и входами записи и разрешени обращени устройства,блок управлени , блок контрол , блок задержки , блоки поразр дного сравнени , блоки инвертировани , первые входы которых соединены с информационными входами запоминающих элементов первого накопител и вл ютс информационными входами устройства, i-й информационный вход и L-Й информационный выход j-ro запоминающего элемента первого накопител соединены соответственно с первыми входами п-го блока инвертировани и п-го блока поразр дного сравнени (где i - 1,2,..., m, j - J , 2,. . ., k- га, п. - (j-1) m+i), первые выходы блоков поразр дного сравнени вл ютс информационными выходами устройства, вторые входы блоков поразр дного сравнени соединень с первым выходом блока управлени , второй и третий выходы которого соединены соответственно с вторыми входами блоков инвертировани и с первым входом блока задержки, второй вход которого подключен к входу разрешени обращени устройства, выход блока задержки вл етс выходом готовности устройства,входы блока контрол соединены с первыми выходами блоков инвертировани , выход блока контрол соединен с входом сигнала четности блока управлени ,вход записи которого вл етс одноименным входом устройства, о тличаю- щ е е с тем, что, с целью повышени надежности устройства, в него введен блок табличного декодировани , входы которого соединены с вторыми выходами блоков поразр дного сравнени и с выходом блока контрол , выходы блока табличного декодировани соединены с входами кода ошибки блока управлени , -й информационный вход и 1-й информационный выход j-ro запоминающего элемента второго накопител соединены соответственно с вторым выходом S-ro блока инвертировани и четвертым входом Б-ГО блока сравнени и с третьим входом S-ro блока инвертировани и с третьим входом S-ro блока сравнени (где j I...m, j 1, .. .k-m) ,

l); j -(k-Dm+lrkm

j - I -J- m j т- -1 г2щ j 2т-ИтЗт

j - I -J- m j т- -1 г2щ j 2т-ИтЗт