SU1111165A1 - Устройство дл распределени заданий процессорам - Google Patents
Устройство дл распределени заданий процессорам Download PDFInfo
- Publication number
- SU1111165A1 SU1111165A1 SU833611351A SU3611351A SU1111165A1 SU 1111165 A1 SU1111165 A1 SU 1111165A1 SU 833611351 A SU833611351 A SU 833611351A SU 3611351 A SU3611351 A SU 3611351A SU 1111165 A1 SU1111165 A1 SU 1111165A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- group
- elements
- inputs
- outputs
- groups
- Prior art date
Links
Landscapes
- Multi Processors (AREA)
Abstract
) УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯ ЗАДАНИЙПРОЦЕССОРАМ, содержащее регистр готовности процессоров, блок регистров, первую и вторую группы элементов И, первую группу элементов ИЛИ, элемент И, первый элемент ИЛИ, причем выходы процессоров соединены с единичными входами регистра готовности процессоров, выходы элементов И первой группы соединены с группой входов блока регистров, о т л и ч аю щ е е с тем, что, с целью повышени быстродействи , в устройство введены треть группа элементов И, втора группа элементов ИЛИ, второй и третий элементы ИЛИ и две группы блоков элементов И, причем информационные входы устройства соединены с первьши входами элементов И первой и второй групп,к вторым входам элементов И второй группы подключен ин , версный выход первого элемента ИЛИ, пр мой выход которого соединен с вторыми входами элементов И первой группы, выходы блока регистров соединены с П1ервыми входами элементов И третьей группы и с входами второго элемента ИЛИ, выход которого соединен с первыми входами элемента И, выходы элементов И второй группы соединены с первыми входами одноименных элементов ИЛИ первой группы, вторые входы koTopbK соединены с выходами одноименных элементов И третьей группы, группа выходов элементов ИЛИ первой группы соединена с группами входов первых блоков элементов И первой и второй групп, управл кицие входы блоков элементов И первой и второй групп соединены соответственно с пр мым и инверсным выходами одноименных разр дов регистра готовности процессоров, группа выходов каждого блока элементов И первой группы соединена с группой входов следуюО ) щего .блока элементов И первой и второй групп, группы выходов блоков элементов И второй группы соединены с группами входов одноименньсх процесв соров и группами входов одноименных элементов ШШ второй группы, выход каждого элемента ИЛИ второй группы соединен с нулевым входом одноименного разр да регистра готовности процессоров , выход второго элемента ИЛИ соединен с первым входом первого элеО5 мента ИЛИ, второй вход которого сое-, ел динен с инверсным выходом третьего элемента ИЛИ, пр мой выход и входы которого соединены соответственно с вторым входом элемента И и пр мыми выходами регистра готовности процессоров , третий вход элемента И соединен с тактовым входом устройства, выход элемента И соединен с тактовым входом блока регистров и вторыми входами элементов И третьей группы.
Description
Изобретение относитс к вьиислительной технике и может быть использ вано в многопроцессорныхсистемах дл распределени нагрузки между процессорами . Известно устройство дл распределени заданий процессорам, содержащее процессоры, группы элементов И; элементы ИЖ регистр готовности процессоров, регистр сдвига, узел управлени til. Недостатком этого устройства вл етс низкое быстродействие, обусловленное использованием последовательно работающего сдвига, а также возможность отказа в выполнении задани в случае, если число свободных процессоров меньше их потребного количества . . Наиболее близким по технической сущности к изобретению вл етс устройство дл распределени заданий процессорам, содержащее блок управлени , йервую и вторую группы,элемен тов И, регистр сдвига, элемент ИЛИ, блок элементов ИЛИ, группу регистров хранени , элемент И, регистр готовности процессоров, группа выходов ко торого соединена с группой информаци онных входов блока управлени и с первыми входами элементов И первой группы, вторые входы которьк соедине ны с группой выходов регистра сдвига и с группой входов элемента ИЛИ, выход которого соединен с управл ющим входом блока управлени , первый выхо которого соединен с управл ющим входом регистра сдвига, вход сброса которого соединен с выходом блока элементов ИЛИ и с входом сброса регистра готовности процессоров, группа информационных входов которого соеди нена с выходами процессоров группы, входы которых соединены с выходами элементов И первой группы и с входам блока элементов. ИЛИ, rpyiina информационных входов первого регистра хранени группы вл етс группой входов заданий устройства, управл ющий вход каждого регистра хранени группы сое динен с выходом соотв.етствующего элемента И второй группы, группа информационных выходов каждого регистра хранени группы,кроме последнего,соединена с группой информационных входов последующего регистра хранени группы , перва и втора группв разр дньпс выходов последнего регистра хранени группы соединена соответственно с третьими входами элементов И первой групгаг и с группой информацирнньк входов регистра сдвига, вход сдвига которого соединен с выходом элемента И, первый вход которого соединен с выходом старшего разр да группы выходов регистра сдвига, второй вход элемента И соединен с выходом элемента ИЖ и с первыми входами элементов И второй группы, второй вход каждого элемента И второй группы , кроме последнего, соединен с выходом последующего элемента И этой группы, второй вход последнего элемента И второй группы соединен с вторым выходом блока управлени 121. Цель изобретени - повьшение быстродействи устройства. Поставленна цель достигаетс тем, что в устройство дл распределени заданий процессорам, содержащее регистр готовности процессоров, блок регистров, первую и вторую группы элементов И, первую группу элементов ИЛИ, элемент И, первый элемент ИЛИ, причем выходы процессоров соединены с единичными входами регистра готовности процессоров, выходы элементов И первой группы соединены с группой входов блока регистров, введены треть группа элементов И, втора группа элементов ИЛИ, второй и третий элементы ИЛИ. и две группы блоков элементов И, причем информационные входы устройства соединены с первыми входами элементов И первой и второй групп, к вторым входам элементов И второй группы подключен инверсный вькод первого элемента ИЛИ, пр мой вькод которого соединен с вторыми входами элементов И первой группы, выходы блока регистров соединены с первыми входами элементов И третьей группы и с входами второго элемента ИЛИ, выход которого соединен с первыми входами элемента И, выходы элементов И второй группы соединены с дервыми входами одноименных элементов ИЛИ первой группы, вторые входы которых соединены с выходами одноименных элементов И третьей группы, группа выходов элементов ИЛИ первой группы соединена с группами входов первьк блоков элементов И первой и второй группы, управл ющие входы блоков элементов И первой и второй групп соединены соответственно с пр мым и инверсным выходами одноименных разр дов регистра готовности процессоров , группа выходов к-аждого блока элементов И первой группы соединена с группой входов следующего блока элементов И первой и второй групп, группы выходов блоков элементов И второй группы соединены с группами входов одноименных процессоров и с группами входов одноименных элементов ИЛИ второй группы, выход каждого элемента ИЛИ второй группы соединен с нулевым входом одноименного разр д регистра готовности процессоров, вьг ход второго элемента ИЛИ соединен с первьм входом первого элемента ИЛИ, второй вход которого соединен с инве сньм выходом третьего элемента ИЛИ, пр мой выход и входы которого соединены соответственно с вторым входом элемента И и пр мыми выходами ре гистра готовности процессоров, третий вход элемента И соединен с тактовьм входом устройства, выход элемента И соединен с тактовым входом блока регистров и вторыми входами элементов И третьей группы. На чертеже представлена структурна схема устройства. Устройство содержит процессоры 1, регистр готовности процессоров 2, блоки элементов И 3,4, группу элемен тов ИЛИ 5, блок регистров 6, группы элементов И 7-9, группу элементов ИЛ 10,элементы ИЛИ 11-13, элемент И 14 информационные входы 15, тактовый вход 14. Устройство работает следующим образом. В исходном состо ниипроцессоры 1 свободны, триггеры регистра готовности процессоров 2 наход тс в единичном состо нии. Единичные сигналы поступают на входы элемента ИЛИ-13 и с его инверсного выхода нулевой сигнал поступает на вход элемента ИЛИ 11,на второй вход которого также поступает нулевой сигнал с выхода элемента ИЛИ 12. Элементы И 7 открыт а элементы И 8 закрыты. Так как триг геры наход тс в единичном состо нии то элементы И 4 открыты, а элементы И 3 закрыты. Поступающее на входы 15 устройств задание, пройд И 7, ИЛИ 10 И 8, поступает на первый процессор, одновременно через элемент ИЛИ 5, первый триггер устанавливаетс в нул вое состо ние, открываютс элементы И 3, подготавлива таким образом поступление очередного задани во второй процессор. Второе задание, поступающее на входы устройства 15, . пройд элементы И 7, ИЛИ 10, И 3, И 4, поступает во второй процессор и устанавливает через второй элемент ИЛИ 5 соответствующий триггер в нулевое состо ние, разреша тем самым поступление очередного задани в следующий процессор. После выполнени задани процессор устанавливает соответствующий триггер в единичное состо ние. Очередное задание поступает в один из свободных процессоров начина с первого. Если все процессоры зан ты, что соответствует нулевым сигналам на . входах элемента ИЛИ-13, то на вход элемента ИЛИ 11 с инверсного выхода элемента ИЛИ 13 поступает единичный сигнал и элементы И 7 закрьшаютс , а элементы И 8 открываютс . Поступающее очередное задание через элементы И 8 поступает в блок запоминающих регистров 6. Так как на выходах блока запоминающих регистров не нулевой сигнал то на выходе элемента ИЛИ 12 единичный сигнал, которьпЧ поступает на вход элемента ИЛИ 11. С пр мого выхода элемента ИЛИ 11 единичный сигнал поступает на вход элементов И 8, а нулевой сигнал на вход элементов И 7. Как только освободитс один из процессоров , что соответствует наличию единичного сигнала на входе элемента ИЛИ 13, открываетс элемент И 14, так как с выходов элементов ИЛИ 12, 13 на вход элемента И 14 поступают единичные сигналы. Поступающий тактовый импульс разрешает считывание первого задани из блока запоминающих регистров через элементы И 9, которое поступает через элементы ИЛИ 10, И 3,4 в свободный процессор. Элементы И 14, И 8 закрываютс , а элементы И 7 открываютс , и поступающее задание на входы устройства 15 поступит, мину блок 6, в один из свободных процессоров 1. Таким образом, при наличии свободных процессоров 1 задани поступают на обработку, мину блок 6, если процессоры зан ты, то задание поступит в блок 6. Применение изобретени позвол ет повысить быстродействие устройства.
Claims (1)
- УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯ ЗАДАНИЙ'ПРОЦЕССОРАМ, содержащее регистр готовности процессоров, блок регистров, первую и вторую группы элементов И, первую группу элементов ИЛИ, элемент И, первый элемент ИЛИ, причем выходы процессоров соединены с единичными входами регистра готовности процессоров, выходы элементов И первой группы соединены с группой входов блока регистров, о т л и ч аю щ е е с я тем, что, с целью повышения быстродействия, в устройство введены третья группа элементов И, вторая группа элементов ИЛИ, второй и третий элементы ИЛИ и две группы блоков элементов И, причем информационные входы устройства соединены с первыми входами элементов И первой и второй групп, к вторым входам элементов И второй группы подключен инверсный выход первого элемента ИЛИ, прямой выход которого соединен с вторыми входами элементов И первой группы, выходы блока регистров соединены с первыми входами элементов И третьей группы и с входами второго элемента ИЛИ, выход которого соеди нен с первыми входами элемента И, выходы элементов И второй группы соеди нены с первыми входами одноименных элементов ИЛИ первой группы, вторые входы которых соединены с выходами одноименных элементов И третьей группы, группа выходов элементов ИЛИ первой группы соединена с группами входов первых блоков элементов И первой и второй групп, управляющие входы блоков элементов И первой и второй групп соединены соответственно с прямым и инверсным выходами од ноименных разрядов регистра готовности процессоров, группа выходов каждого блока элементов И первой группы соединена с группой входов следующего блока элементов И первой и второй групп, группы выходов блоков элементов И второй группы соединены с группами входов одноименных процессоров и группами входов одноименных элементов ИЛИ второй группы, выходС каждого элемента ИЛИ второй группы ' соединен с нулевым входом одноимен ного разряда регистра готовности процессоров, выход второго элемента ИЛИ соединен с первым входом первого элемента ИЛИ, второй вход которого сое-, динен с инверсным выходом третьего элемента ИЛИ, прямой выход и входы которого соединены соответственно с вторым входом элемента И и прямыми выходами регистра готовности процессоров, третий вход элемента И соединен с тактовым входом устройства, выход элемента И соединен с тактовым входом блока регистров и вторыми входами элементов И третьей группы.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU833611351A SU1111165A1 (ru) | 1983-04-08 | 1983-04-08 | Устройство дл распределени заданий процессорам |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU833611351A SU1111165A1 (ru) | 1983-04-08 | 1983-04-08 | Устройство дл распределени заданий процессорам |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1111165A1 true SU1111165A1 (ru) | 1984-08-30 |
Family
ID=21070581
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU833611351A SU1111165A1 (ru) | 1983-04-08 | 1983-04-08 | Устройство дл распределени заданий процессорам |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1111165A1 (ru) |
-
1983
- 1983-04-08 SU SU833611351A patent/SU1111165A1/ru active
Non-Patent Citations (1)
Title |
---|
1. Авторское свидетельство СССР № 629538, кл. G 06 F 9/00, 1978. 2. Авторское свидетельство СССР № 866560, кл. G 06 F 9/46, 1981 (прототип) . * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4591981A (en) | Multimicroprocessor system | |
US4591979A (en) | Data-flow-type digital processing apparatus | |
US4943916A (en) | Information processing apparatus for a data flow computer | |
US4152763A (en) | Control system for central processing unit with plural execution units | |
KR940007649A (ko) | 디지탈 신호 처리장치 | |
SU1111165A1 (ru) | Устройство дл распределени заданий процессорам | |
JPS5936390A (ja) | レジスタ回路 | |
SU1594559A1 (ru) | Устройство распределени задач по процессорам | |
SU1171791A1 (ru) | Устройство дл распределени задач между процессорами | |
SU1163325A1 (ru) | Устройство дл распределени заданий между ЭВМ в многомашинной вычислительной системе | |
SU1341636A1 (ru) | Устройство дл прерывани программ | |
SU1103236A1 (ru) | Устройство дл загрузки данных | |
RU1807499C (ru) | Устройство дл умножени матриц | |
SU1444760A1 (ru) | Устройство дл возведени в квадрат последовательного р да чисел | |
SU976442A1 (ru) | Устройство дл распределени заданий процессорам | |
SU1524058A2 (ru) | Устройство дл сопр жени вычислительных модулей с абонентами | |
RU2027219C1 (ru) | Устройство для распределения заданий процессорам | |
SU1663611A1 (ru) | Устройство дл распределени задач между процессорами | |
SU1211730A1 (ru) | Устройство дл организации очереди запросов на обслуживание | |
SU1532929A1 (ru) | Устройство дл распределени задач между процессорами | |
SU1374225A1 (ru) | Многоканальное устройство приоритета | |
SU1716536A1 (ru) | Устройство дл умножени матриц | |
SU1280639A1 (ru) | Устройство дл загрузки данных | |
GB1586647A (en) | Arrangement for branching an information flow | |
SU1285473A1 (ru) | Устройство дл распределени заданий процессорам |