SU1188740A2 - Устройство дл контрол логических узлов - Google Patents
Устройство дл контрол логических узлов Download PDFInfo
- Publication number
- SU1188740A2 SU1188740A2 SU843739637A SU3739637A SU1188740A2 SU 1188740 A2 SU1188740 A2 SU 1188740A2 SU 843739637 A SU843739637 A SU 843739637A SU 3739637 A SU3739637 A SU 3739637A SU 1188740 A2 SU1188740 A2 SU 1188740A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- test
- input
- control
- signature analyzer
- analyzer
- Prior art date
Links
Landscapes
- Hardware Redundancy (AREA)
Abstract
УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЛОГИЧЕСКИХ УЗЛОВ по авт. св. № 1024924, отличающеес тем, что, с целью повышени достоверности контрол , в него введены аналиазтор сигнатур тестовых сигналов и элемент ИЛИ, причем группа информационных выходов генератора тестов соединена с группой информационных входов анализатора сигнатур тестовых сигналов, вход синхронизации и вход обнулени которого соединены соответственно с вторым и третьим выходами блока управлени , выходы ошибки анализатора сигнатур и анализатора сигнатур тестовых сигналов соединены соответственно с первым и вторым входами элемента ИЛИ, выход которого соединен с третьим входом блока управлени , второй вход разрешени мажоритарного блока соединен с выходом ошибки анализатора сигнатур тестовых сигналов.
Description
(Я
с
ОС 00
4
S.2
fi;
S.3
Изобретение относитс к вычислительной технике, в частности к аппаратуре контрол логических вычислительных машин, и может быть использовано в электронике дл контрол логических микросхем средней и большой степени интеграции, а также в составе автоматических комплексов и автоматизированных .систем управлени производства ТЭЗов, контролеров и других логических блоков.
Цель изобретени - повышение достоверности контрол .
На фиг. 1-показана схема предлагаемого устройства; на фиг. 2 - анализатор сигнатур тестовых сигналов.
Устройство содержит блок 1 управлени , генератор 2 тестов, анализатор 3 сигнатур, анализатор 4 сигнатур тестовых сигналов, и мажоритарный блок 5, контролируемые логические узлы 6.1-6.3 и элемент ИЛИ 7.
Блок I управлени , генератор 2 тестов и анализатор 3 сигнатур выполнены по основному авт. св. № 1024924.
Анализатор 4 сигнатур тестовых сигналов имеет распределитель импульсов 8, сигнатурный анализатор 9, регистр 10 пам ти, схему 11 сравнени , блок 12 пам ти, выход 13 неправильного теста, информационные входы 14 анализатора сигнатур тестовых сигналов , вход 15 обнулени и синхровход 16.
Мажоритарный блок 5 содержит дополнительную чейку индикации, соответствующую выходу неправильного теста анализатора и сигнатур тестовых сигналов.
Устройство работает с..1едуюш,им образом.
Начальна установка производитс сигналом «Пуск (высокий уровень), поступающим на вход 15 распределител 8 импульсов. С зтого момента до прихода команды «Стоп (низкий уровень) на вход 15 при поступлении каждого синхроимпульса на вход 16 распределитель 8 формирует импульсы, управл ющие работой анализатора и сигнатур тестовых сигналов. На информационные входы 14 сигнатурного анализатора поступают те же тестовые сигналы от генератора 2 тестов, что и на входы контролируемых логических узлов 6.1-6.3. Сформироншнный таким образом код вл етс сигнатурой, котора поступает в регистр 10 пам ти дл хранени . Схема 11 сравнени производитс по команде распределител 8 импульсов сравнение сигнатур, хран щихс в регистре 10 пам ти и блоке 12 пам ти. При несовпадении сигнатур формируетс команда «Неправильный тест, котора поступает на выход 13.
При подаче разрешающего уровна «Начало контрол блок 1 управлени формирует синхроимпульсы, которые поступают на вход генератора 2 тестов. На выходе генератора 2 тестов формируетс необходимое количество комбинаций, устанавливающих контролируемые логические узлы 6.1-6.3 в исходное состо ние. Параллельно тестовые
комбинации поступают на вход 14 анализатора сигнатур 4 тестовых сигналов, где по выдаче генератором 2 тестов разрешающего уровн и блоком 1 управлени синхроимпульса происходит их преобразование в сигнатуры и формирование команды «Неправильный тест при по влении неправильной тестовой комбинации. В этом случае процедура контрол прерываетс и затем контроль повтор етс .
Если искажение тестовой комбинации на выходе генератора 2 тестов в результате воздействи дестабилизирующих факторов (внешних помех, бросков по цеп м питани и т. д.) произойдет после того,
как анализатор сигнатур 4 тестовых сигналов сформировал правильную сигнатуру, то генератор 2 тестов формирует сигнал, блокирующий работу блока 1 управлени до окончани действи помехи.
Одновременно синхроимпульсом блока 1
0 управле 1и запускаетс мажоритарный блок 5, который производит сравнение каждого разр да, формирует на выходах параллельный код, соответствующий мажоритарности и если информаци на входах мажоритарных элементов не совпадает, в зависимости от присутстви синхроимпульсов и команд «Неправильна сигнатура, «Неправильный тест индицирует номер контролируемого логического узла «Брак или «Контроль повторить. При правильном функциониQ ровании всех контролируемых логических узлов 6.1-63 и генератора 2 тестов, индикаци отсутствует. Параллельный коде выходов мажоритарного блока 5 поступает на входы анализатора 3 сигнатур, который преобразует его в последовательность шестнадцатиричных комбинаций или сигнатуру. Сигнатура формируетс после каждой тестовой комбинации и сравниваетс с расчетной (эталонной). Контроль автоматически прекращаетс при по влении неправильной сигнатуры и после последней правильной.
0 Контролируемые логические узлы 6.1-6.3 признаютс годными, если верна последн сигнатура и нет индикации «Брак. Если индикаци «Брак есть, индицируемые логические узлы забраковываютс . Если контроль прерываетс и есть индикаци «Контроль повторить, индицируемый, логический узел проходит повторный контроль в составе следующей контролируемой группы.
Таким образом, организован двухконтурQ ный контроль тестовых сигналов: внешний и внутренний. Внутренний контур контрол организован анализатором сигнатур тестовых сигналов. Благодар этому устройство имеет три фазы активного контрол тестовых сигналов. Перва фаза имеет место 5 при формировании тестовых сигналов и осуществл етс внутренним контуром контро л . Характерна особенность второй фазы - проверка корректности тестов - проводитс внешним контуром контрол . Отличительной чертой третьей фазы вл етс блокировка контрол при наличии дестабилизирующих факторов, в результате чего контроль
-
/4
по некорректной тестовой комбинации не проводитс до окончани воздействи помех - результат взаимодействи внешнего и внутреннего контуров.
12
/J
//
Claims (1)
- УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЛОГИЧЕСКИХ УЗЛОВ по авт. св. № 1024924, отличающееся тем, что, с целью повышения достоверности контроля, в него введены анализатор сигнатур тестовых сигналов и элемент ИЛИ, причем группа информационных выходов генератора тестов соединена с группой информационных входов анализатора сигнатур тестовых сигналов, вход синхронизации и вход обнуления которого соединены соответственно с вторым и третьим выходами блока управления, выходы ошибки анализатора сигнатур и анализатора сигнатур тестовых сигналов соединены соответственно с первым и вторым входами элемента ИЛИ, выход которого соединен с третьим входом блока управления, второй вход разрешения мажоритарного блока соединен с выходом ошибки анализатора сигнатур тестовых сигналов.Фиг<
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843739637A SU1188740A2 (ru) | 1984-05-11 | 1984-05-11 | Устройство дл контрол логических узлов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843739637A SU1188740A2 (ru) | 1984-05-11 | 1984-05-11 | Устройство дл контрол логических узлов |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1024924 Addition |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1188740A2 true SU1188740A2 (ru) | 1985-10-30 |
Family
ID=21118598
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU843739637A SU1188740A2 (ru) | 1984-05-11 | 1984-05-11 | Устройство дл контрол логических узлов |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1188740A2 (ru) |
-
1984
- 1984-05-11 SU SU843739637A patent/SU1188740A2/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1024924, кл. G 06 F 11/16, 1981. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4502117A (en) | DMA Bus load varying unit | |
US5561671A (en) | Self-diagnostic device for semiconductor memories | |
US4099668A (en) | Monitoring circuit | |
JPH05147477A (ja) | 自動車の制御装置 | |
EP0589553A1 (en) | Register to enable and disable built-in testing logic | |
US5271015A (en) | Self-diagnostic system for semiconductor memory | |
US4583041A (en) | Logic circuit test system | |
SU1188740A2 (ru) | Устройство дл контрол логических узлов | |
SU1180904A1 (ru) | Устройство дл контрол логических блоков | |
SU1223233A1 (ru) | Устройство дл контрол однотипных логических узлов | |
SU1024924A1 (ru) | Устройство дл контрол логических узлов | |
SU1524069A1 (ru) | Устройство дл контрол и измерени допустимого разброса параметров | |
SU1439566A1 (ru) | Устройство дл синхронизации блоков пам ти | |
SU1267424A1 (ru) | Устройство дл контрол микропроцессорных программных блоков | |
SU796916A1 (ru) | Устройство дл контрол блокапАМ Ти | |
SU1439602A1 (ru) | Устройство дл контрол объектов дискретного действи | |
SU955072A1 (ru) | Устройство дл проверки функционировани логических схем | |
SU1737465A1 (ru) | Устройство дл функционального контрол интегральных схем | |
SU1603390A1 (ru) | Устройство дл контрол цифровых узлов | |
SU1173415A1 (ru) | Устройство дл статистического контрол логических блоков | |
SU1432528A2 (ru) | Устройство дл контрол функционировани логических блоков | |
SU651351A1 (ru) | Устройство дл контрол логических блоков | |
SU1291905A1 (ru) | Устройство дл функционального контрол больших интегральных схем | |
SU1682993A1 (ru) | Устройство дл синхронизации пам ти | |
SU1120338A1 (ru) | Устройство дл контрол цифровых узлов |