SU1180904A1 - Устройство дл контрол логических блоков - Google Patents

Abstract

УСТРОЙСТВО ЛЛЯ КОНТРОЛЯ ЛОГИЧЕСКИХ БЛОКОВ, содержапее блок ввода информации, блок регистрации, блок управлени  и группу блоков формировани  сигналов проверки по числу точек контрол  контролируемого блока, каждьй из которых включает три триггера , три элемента И, элемент ИЛИ и узел сравнени , причем в каждом блоке формировани  сигналов проверки группы инверсный выход первого триггера и выходы первого и второго элементов И соединены с соответствуюпшми входами элемента ИЛИ, выход которого соединен с первым информационным входом узла сравнени  и соответствующим вьтодом контролируемого блока, пр мой выход второго триггера соединен с первым входом первого элемента И и вторым информационным входом узла сравнени , выходы узлов сравнени  блоков формировани  сигналов проверки группы соединены с соответствующими информационньми входами группы блока регистрации, отличающеес  тем, что, с целью сокращени  времени контрол , в него введены элемент задержки, а в каждьй блок формировани  сигналов проверки группы - элемент И-НЕ, блок регистрации содержит регистр, элемент задержки и элемент ИЛИ, блок управлени  - дешифратор и триггер сбо , причем информационные входы регистра образуют группу информационных входов блока регистрации , выходы регистра блока регистрации соединены с входами элемента ИЛИ, выход которого соединен с единичным входом триггера сбо  и запрещаюпщм входом дешифратора блока управлени , первый и второй выходы которого соединены с входами синхронизаи и соответственно первых и вторых триггеров блоков формироваi ни  сигналов проверки группы, третий выход дешифратора блока управле (Л ни  соединен с входами синхронизации третьих триггеров блоков формировани  сигналов проверки группы, в каждом блоке формировани  сигналов проверки группы инверсный выход второго триггера соединен с первым входом второго элемента И, пр мой выход третьего оо триггера соединен с первыми входами о третьего элемента И и элемента И-НЕ, вькоды которых соединены с вторыми входами второго и первого элементов И соответственно, вторые фь входы элементов И-НЕ и третьих элементов И блоков формировани  сигналов проверки группы объединены и соединены с выходом элемента задержки, вход которого соединен с третьим выходом дешифратора блока управлени  и входом элемента задержки блока регистрации , выход которого соединен с входом записи регистра блока регистрации , информационные выходы блока ввода информации соединены с информационными входами триггеров

Description

соответствующих блоков формировани  сигналов проверки группы, адресные выходы блока ввода информации сординрпы с а;фрсньгми входами де1 1ифра1Ора блока управлени  .

Изобретение относитс  к вычислительной технике и может быть исполь чопано дл  тестового контрол  цифре bt.ix узлов ЭВМ. Целью изобретени   вл етс  сокра щешге времени контрол . На чертеже представлено устройст во дл  контрол  логических блоков. Устройство содержит блок 1 ввода информации, группу блоков 2 формиро вани  сигналов проверки, блок 3 управлени , блок 4 регистрации, контролируемый блок 5, элемент 6 задержки, триггеры 7 - 9, дешифра тор 10 блока управлени , элемент 11 задержки блока регистрации, ре- -, гистр 12, элемент ИЛИ 13 блока регистрации , триггер 14 сбо ,узлы вход ище в состав блока 2 формировани  сигналов проверки группы: третий элемент И 15, элемент И - НЕ 16, второй элемент И 17, элемент ИЛИ 18 первый элемент И 19, узел 20 сравнв ни . Устройство работает следующим образом. Цепи начального сброса условно не показаны. Процесс контрол  н чинаетс  с занесени  из блока 1 ввода информации в блоки 2 формировани  сигналов проверки группы информации о состо нии входов, котора  указыва ет, какие контакты провер емого блока  вл ютс  входными и выходными Одновременно в блок 3 управлени  на адресные входы дешифратора 10 с блока 1 ввода подаетс  код, по которому вырабатываетс  сигнал зане сени  состо ни  входов в блоки 2 формировани  сигналов проверки груп пы. в исходном состо нии на выходе элемента ИЛИ 13 блока 4 регистрации логический О, который подаетс  на первый запрещающий вход дешифратора 10 блока 3 управлени  и разрешает выработку управл ющих сигналов. Затем из блока 1 ввода в блоки 2 формировани  сигналов проверки группы при помощи сигналов управлени  с выхода дешифратора 10 блока 3 управлени  заноситс  информаци , указьшающа  тип сигнала на входах контролируемого логического блока 5, и далее из блока 1 ввода подаетс  тест-набор, содержащий сигналы входных воздействий и ожидаемых (эталонных) реакций с провер емого логического блока 5. При подаче из блока 1 ввода этого тест-набора на третьем выходе дешифратора 10 блока 3 управлени  вырабатываетс  сигнал управлени , который используетс  дл  подачи синхросигнала и дл  стробировани  регистра 12 блока 4 -регистрации. Синхросигнал подаетс  на провер емый логический блок 5 после окончани  переходньгх процессов. Это достигаемс  путем включени  элемента 6 задержки. При несравнении эталонной реакции с реальной реакцией из блока 5 сигнал несравнени  запоминаетс  в регистре 12 блока 4 регистрации и с его выхода логическа  1 блокирует выработку управл ющих сигналов в дешифраторе 10 блока 3 управлени . По состо нию регистра 12 блока 4 регистрации можно узнать о номере неисправного выхода. В исходном состо нии триггеры 7-9 соответственно состо ни  входа, включени  и синхронизации блоков 2 наход тс  в состо нии логического О. Информаци  из .блока 1 ввода считываетс  и поступает одновременно на входы триггеров 7-9. Одновременно с блока 1 ввода на адресные входы дешифратора 10 подаетс  код и на первом выходе дещифратора по вл етс  сигнал логической 1 по которому 31 происходит занесение информации в триггеры 7 (состо ни  входов) блоков 2 формировани  сигналов проверки группы, т.е. указываетс , какие контакты провер емого блока 5  вл ютс  входами, а какие - выходами. Этот процесс происходит один раз в начале операции проверки того или иного блока. Затем из блока 1 ввода подаетс  информаци  и соответствуюпшй код в дешифратор 10, по которому заноситс  информаци  в триггеры 9 (синхронизации), котора  указывает тип сигнала на входах провер емого логического блока 5. Лалее подаютс  соответствующие тест-наборы в триггеры 8 (включени ). Блок 3 вырабатывает при этом на третьем выходе сигнал управлени , по которому информаци  заноситс  в триггеры 8. Этот же управл юпщй сигнал используетс  дл  подачи синхросигнала и дл  стробировани  через элемент 11 задержки регистра 12 блока 4 регистрации. Так как в исходном положении регистр 12 в нулевом состо нии, то на выходе , элемента ИЛИ 13 и триггера 14 сбо  находитс  логический О и дешифратор 10 не заблокирован . Выработка положительных и отрицательных синхросигналов на выходе блока 2 формировани  сигналов провер ки группы происходит следующим образом . Триггеры 7 и 9 наход тс  в состо  нии логической 1, триггер 8 в .состо нии логического О. Поэтому по сигналу с третьего выхода блока 3 управлени , который поступает через элемент задержки на вторые входы третьего элемента И 15-и элемента ИНЕ 16, на их выходах вырабатываютс  соответственно сигналы положительной и отрицательной пол ризации. Так как на инверсном выходе триггера 8 логическа  1, то на выходе элемента И 17 сигнал положительной пол рности , который поступает в элемент ИЛИ 18 и далее на входы провер емого блока 5. Если триггер 8 в состо нии логической 1, то на выходе элемента И 19 по вл етс  сигнал отрицатель ной пол рности, которьй поступает на первый вход элемента ИЛИ 18 и в провер емый блок 5. Таким образом, при 4 помощи одного тест-набора можно вьфабатывать на выходе блока 2 форьшровани  сигналов проверки группы синхросигналы положительной и отрицательной пол рности. Сравнение эталонное и выходной реакции с блока 5 производитс  узлом 20 сравнени . Выходы узлов 20 сравнени  блоков 2 формировани  сигналов проверки группы соединены с информационными входами регистра 12, на вход записи которого подаетс  сигнал с выхода элемента 11 задержки Элемент 11 задержки блока 4 регистрации необходим дл  того, чтобы информацию в регистре 12 заносить после окончани  переходных процессов в провер емом блоке 5, когда на его выходах имеютс  устойчивые логические уровни, а также дл  устранени  ложных сигналов несравнени  во врем  действи  синхросигналов. При несравнении эталонной реакции с выходной реакцией блока 5 в регистр 12 заноситс  логическа  1, триггер 14 сбо  устанавливаетс  в 1 и дешифратор 10 заблокирован. Выработка управл юггсих сигналов, таким образом, прекращаетс . Номер неисправного выхода можно узнать по индикации регистра 12 (элементы индикации не указаны). В зависимости от состо ни  триггеров 7-9 блоки 2 формировани  сигналов проверки могут выполн ть один из шести режимов (см. табл.). В режиме сравнени  реакции на контакте контролируемого блока 5 с эталонной реакцией, когда на выходе элемента ИЛИ 18 логическа  1, выходные сигналы с элементов 1ШИ 18 образуют с сигналами на контактах блока 5 функцию Йонтажные И. При этом единичные значени  сигналов на выходах элементов ИЛИ 18 подавл ютс  выходными сигналами логического О с блока 5. Узлы 20 сравнени  необходимы дл  сравнени  сигналов на контактах контролируемого блока 5 с сигналами на выходе триггера 8. Причем осуществл етс  сравнение как выходных, так и входных сигналов блока 5. Сравнение входных сигналов блока 5 указьгаает возможные замыкани  контактов этого блока между собойесли сигнал на выходе блока 2 не совпадает с соответствуюш 1м сигналом на пр мом выходе, триггера 8.

Claims (1)

1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЛОГИЧЕСКИХ БЛОКОВ, содержащее блок ввода информации, блок регистрации, блок управления и группу блоков формирования сигналов проверки по числу точек контроля контролируемого блока, каждый из которых включает три триггера, три элемента И, элемент ИЛИ и узел сравнения, причем в каждом блоке формирования сигналов проверки группы инверсный выход первого триггера и выходы первого и второго элементов И соединены с соответствующими входами элемента ИЛИ, выход которого соединен с первым информационным входом узла сравнения и соответствующим выводом контролируемого блока, прямой выход второго триггера соединен с первым входом первого элемента И и вторым информационным входом узла сравнения, выходы узлов сравнения блоков формирования сигналов проверки группы соединены с соответствующими информационными входами группы блока регистрации, отличающееся тем, что, с целью сокращения времени контроля, в него введены элемент задержки, а в каждый блок формирования сигналов проверки группы - элемент И-НЕ, блок регистрации содержит регистр, элемент задержки и элемент ИЛИ, блок управления - дешифратор и триггер сбоя, причем информационные входы регистра образуют группу информационных входов блока регистрации, выходы регистра блока регистрации соединены 'с входами элемен- » та ИЛИ, выход которого соединен с единичным входом триггера сбоя и запрещающим входом дешифратора блока управления, первый и второй выходы которого соединены с входами синхронизации соответственно первых и вторых триггеров блоков формирования сигналов проверки группы, тре- <g тий выход дешифратора блока управления соединен с входами синхронизации третьих триггеров блоков формирования сигналов проверки группы, в каждом блоке формирования сигналов проверки группы инверсный выход второго триггера соединен с первым входом второго элемента И, прямой выход третьего триггера соединен с первыми входами третьего элемента И и элемента И-НЕ, выходы которых соединены с вторыми входами второго и первого элементов И соответственно, вторые входы элементов И-НЕ и третьих элементов И блоков формирования сигналов проверки группы объединены и соединены с выходом элемента задержки, вход которого соединен с третьим выходом дешифратора блока управления и входом элемента задержки блока регистрации, выход которого соединен с входом записи регистра блока регистрации, информационные выходы блока ввода информации соединены с информационными входами триггеров

   SU ,1180904

   1 180904 соответствующих блоков формирования сигналов проверки группы, адресные выходы блока ввода' информации соединены с адресными входами дешифратора блока управления .