SU796916A1 - Устройство дл контрол блокапАМ Ти - Google Patents

Description

1

Изобретение относитс  к запоминающим устройствам.

Известно yctpc cTBO дл  контрол  блока пам ти, которое содержит счетчик, схему индикации, схемы св аи по количеству адресных формирователей запоминающего блсжа, регистр сдвига lj.

Указанное устройство не формирует сигнал неисправности в случа х, если возбуждаетс  один, ко не выбранный адресный формирователь, или возбужцаютс  п ть, дев ть и т.д. адресных формир фателей .

Наиболее близким к предлагаемому  вл етс  устройство, содержащее два счетчика, триггер, коммутатор, регистр сдвига и схему сравнени , подключенные к блоку управлени  {2.

Недостаток этого устройства - нввка  достоверность контрол  вследствие того, что не формируетс  сигнал неисправности в случа х, если возбуждаетс  оаив, ио не выбранный адресный формирователь, или возбуждаетс  п ть, дев ть и т.д. адресных формирователей. Кроме того, уст ройство не позвол ет провести лс сализадию неисправностей.

Цель изобретени  - повышение достоверности контрол  и быстродействи  уст рсЛства и обеспечение диагностики неисправностей .

Поставленна  цель достигаетс  тем, что в устройство дл  контрол  блока пам ти , содержащее блок управлени , счед чик, триггер, регистр сдвига и схему сравнени , причем одни из входов регистра сдвига  вл ютс  информационными вхоцами устройства, другие входы подключены соответственно к первому и выходам блока управлени , выход регистра сдвига соединен с одним на входов схемы сравнени , один из выходов и первый вход счетчика подключены соответст венко к первому входу и второму выходу блока управлени , введены регистр, элемент И, блок индикации, элемент задержки и две группы элементов И, причем другие входы схемы сравнени  подключены соответственно к выходам регистра, другим выходам счетчика и первым входам элементов И групп, выходы элемента И и схемы сравнени  соединены соответственно со вторыми входами элементов И первой и второй групп, входы триггера подключены соответственно к выходу регисгра сдвига и второму выходу блока управлени , входы элемента И соединены с одним из выходов счетчика и выходом триггера, выход схемы сравнени  подключен ко второму входу блока управлени , третий вход которого соединен с выходом элемента И, вход элемента задержки под ключен к первому выходу блока управлени , а выход - ко второму входу счетчика , выходы элементов И соединены со входами блока индикации, а входы регистра  вл ютс  адресными входами устройства . На чертеже представлена структурна  схема устройства дл  контрол  блока пам ти . Устройство через элементы 1 св зи подключаетс  к соответствующим адресным формировател м 2 контролируемого блока пам ти. Устройство содержит регистр 3 сдвига, блок 4 индикации, сче-рчйк 5, предназначенный дл  определени  двоичного адреса включенного адресного формировател  2 и формировани  сигнала оковчанн  цикла проверки, адресные шины 6,  вл ющиес  адресными входами устройства, регистр 7, первую группу влементов И 8, схему .9 сравнени , вторую группу элементов И 10, элемент 11 эедержк ,бл(ж 12 управлени , триггер 13, который предназначен дл  образовавнй  сигнала невключени  адресных формирователей 2, элемент И 14, шину 15 с нхроннаацив, шнну 16 результата проверки . Счетчик 5 должен иметь К OSfa разр дов, где п - число  чеек контролируемой пам ти. Один вз входов регистра 3  вл ютс  информационными входами устройства, другие вхспы подключены соответственно к первому и второму выходам блока 12. Выход регистра 3 соединен с одним ив входов схемы 9 сравнени . из выхо дов и первый вход счетчика 5 подключены соответственно к первому входу н вто рому выходу блока 12. Другие входы схемы 9 сравнени  подключены соответ ственно к выходам регистра 7, другим выходам счетчика 5, первым входам оле; ментов И 8 н 10. Выходы элемента И 1 , л схемы 9 сравнени  соединены соответственно со вторыми входами элемен- 7 64 OE И 8 И 10. Входы триггера 13 подлючены соответственно к выходу регистра и второму выходу блока 12. Входы лемента И 14 соединены с одним из выодов счетчика 5 и выходом триггера 13. Выход схемы 9 сравнени  подключён ко второму выходу блсжа 12, третий вход KOTOporo соединен с выходом элемента И 14. Вход элемента 11 задержки подлючен к первому выходу блсжа 12, а выход - ко второму входу счетчика 5. Выходы элементов И 8, 10 и 14 соединены со входами блока 4 индикации, а входы регистра 7 - с шинами 6. Устройство работает следующим образом . В момент обращени  к блоку пам ти (на чертеже не приведен) по некоторому адресу с каждого адресного формировател  2 через элемент 1 св зи снимаетс  сигнал, указывающий состо ние формировател  - включен он или .рыключен. Эти сигналы одновременно подаютс  на входы регистра 3 сдвига При этом принимаетс , что включенный формирователь 2 записывает в регистр 3 сдвига, а невключенный - О. В зависимости от технического состо ни  блока пам ти (исправен он или неисправен) в регистре 3 сдвига могут быть записаны одна единица, положение которой определ етс  двоичным адресом регистра 7, одна единица , положение которой не соответствует двоичному адресу регистра 7, более одной единицы или все нули. Первое состо ние соответствует исправной работе блсжа пам ти, остальные состо ни  - неисправной работе. Дл  определени  действительного состо ни  блока пам ти в регистр 7 по щинам 6 записываетс  . .двоичный код адреса и на шину 15 си.нхронйзации блока 12 упра&лени  поступает сигнал разрешени  прсьверки . Блсж 12 управлени  устанавливает в начальное состо ние триггер 13, . счетчик 5, регистр 3 сдвига. Затем с блока 12 управлени  поступает тактова  частота на регистр 3 сдвига и через элемент 11 задержки на счетчик 5. Информаци  из регистра 3 с тактовой частотой поступает на вход схемы 9 сравнени . При поступлении единичного сигнала из регистра 3 сдвига на тактовый вход.схемы 9 сравнени  происходит сравнение двоичного кода адреса, подаваемого из регистра 7, и двоичного кода включенного адресного формировател  2 из счетчику 5. При несовпадении кодов схема 9 сравнени  вырабатывает единичный

сигнал неисправности, который поступает на блсж 12 управлени  и элементы И 10 Двоичный адрес включенного адресного формировател  2 поступает через элементы И 10 на блок 4 индикации и тем самым осуществл етс  локализаци  неправильно включенных адресных формиро вателей 2.

Если в регистре 3 сдвига записаны только нули, то триггер 13 останетс  в нулевом состо нии, и после сжончани  цикла проверки счетчик 5 вырабатывает импульс переполнени , который поступает на блсж 12 управлени  и элемент И 14. Сигнал отсутстви  включенного

адресного формировател  2 поступает через элемент И 14 на элементы И 8 и на блсж 4 индикации. Двоичный код из регистра 7 через элементы И 8 поступает на блок 4 индика-ции и тем самым проводитс  локализаци  невключенного адресного формировател  2.

Наличие блока 12 управлени  позвс л ет вести проверку с тактовой частотой определ емой лишь элементной базой

устройства контрол , и тем самым позвол ет сократить врем  цикла проварки. Кроме того, блок 12 управлени  при наличии сигнала неисправности вырабатывает сигнал повторени  цикла проверки, тем-самым исключа  сигнал неисправности , обусловленный сбоем устройства контрол  или блока пам ти. После окончани  второго цикла проверки блок 12 управледи  вырабатывает на шине 16

сигнал fpaзpeшeни  записи следующего адреса в регистр 7 (при исправной работе ) или вырабатывает сигнал прерывани  проверки (при повторном обнаружении неисправности).

Таким , описанное устройство дл  контрол  блока пам ти обнаруживает и локализует одиночные и кратные неисправности схем управлени  блока пам ти, что позвол ет повысить достоверность контрол  и сократить врем  поиска неисправного элемента.

Claims (2)

1.Авторское свидетельство СССР № 419984, кл. Q 11 С 29/00, 1972.

2.Авторское свидетельство СССР по за вке № 2722147/18-24,

кл. q 11 С 29/00,26.01.79 (прототип ).