SU1425682A1 - Устройство дл тестового контрол цифровых узлов - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и используетс  в системах контрол  и диагностики цифровых вычислительных устройств. Цель изобретени  - повышение производительности контрол . Устройство содержит блок управлени , дешифратор, входной и выходной регистры, два коммутатора, блок сравнени , регистр маски, регистр маски входов-выходов, регистр результатов, триггер сбо , элемент ИЛИ. Устройство обеспечивает возможность наращивани  и пррграммируемос- ти числа выводов контролируемых цифровых узлов за счет оперативной реконфигурации структуры устройства. 1 з.п. ф-лы, 3 ил. SS

Description

to

01

05

Изобретение относитс  к вьиисли- тельной технике и предназначено дл  использовани  в системах контрол  и диагностики цифровых вычислительных устройств.

Цель изобретени  - повышение производительности контрол .

На фиг. 1 приведена структурна  схема устройства дл  тестового конт- рол  цифровых уз лов; на фиг. 2 - структурна  схема дешифратора; на фиг. 3 - структурна .схема блока управлени .

Устройство (фиг. 1) содержит де- шифратор 1, блок 2 управлени , п-вхоных регистров 3, п регистров 4 маски входов-выходов, п регистров 5 маски, п блоков 6 пам ти, первую группу коммутаторов 7, п блоков 8 сравнени , п регистров 9 результата, вторую группу коммутаторов 10, контролируемый цифровой узел 11, п выходных коммутаторов 12, п триггеров 13 сбо , элемент ИЛИ 14, вход 15 сброса уст- ройства, вход 16 записи устройства, вход 17 чтени  устройства, щину 18 адреса, шину 19 данных, выход 20 пуска дешифратора 1, выход 21 установки начального адреса дешифратора 1, выход 22 /.чтени  состо ни  дешифратора 1, выход 23 чтени  адреса дешифратора 1, выход 24 чтени  сбоев дешифратора 1, группу стробирующих выходов 25 дешифратора 1, выход 26 установки в О входных регистров дешифратора 1, выход 27 сброса, триггера сбо  дешифратора 1, выход 28 записи маски входов, выход 29 записи строки теста дешифратора 1, группу выходов 30 вьщачи результата дешиф- фратора 1, выход 31 записи маски входов-выходов дешифратора 1, вход 32 блокировки адреса дешифратора 1, первый управл ющий вход 33 дешифратора второй управл юш;ий вход 34 дешифратора 1, группу входов 35 адреса дешифратора 1, группу информационных входов 36 дешифратора 1, группу выходов 37 с трем  устойчивыми состо ни ми дешифратора 1, 38 пуска блока 2 управлени , вход 39 записи адреса блока 2 управлени , вход 40 чтени  состо ни  блока 2 управлени , вход 41 чтени  адреса блока 2 управлени , вход 42 чтени  сбоев блока 2 управлени , вход 43 сброса блока 2 управлени , выход 44 блокировки адреса блока 2 управлени , выход 45

Q

5 0 5 Q

5

0

разрешени  сравнени  блока 2 управлени , группу выходов 46 адреса с трем  устойчивыми состо ни ми блока 2 управлени , группу информационных входов-выходов 47 блока 2 управлени , группу входов 48 обнаружени  сбоев блока 2 управлени .

«Дешифратор 1 (фиг. 2) содержит дешифратор 49 записи, дешифратор 50 чтени , регистр 51 адреса  чейки пам ти, коммутатор 52.

Блок 2 управлени  (фиг. 3) содержит генератор 53 тактовых импульсов, элемент И 54, RS-триггер 55 пуска, первый коммутатор 56, второй коммутатор 57, элемент 58 задержки,, регистр 59 адреса, элемент НЕ 60, счетчик 61 адреса, элемент ИЛИ-НЕ 62, первый элемент ИЛИ 63, второй элемент ИЛИ 64, третий 65 и четвертый 66 коммутаторы.

Устройство работает следующим образом .

Перед началом работы УТК устанавливаетс  в исходное состо ние. Дл  этого через вход 15 устройства подаетс  сигнал сброса, который поступает на входы установки в О регистров 5,- 5,, 4, - 4„ и 9,- 9„ и устанавливает их. в исходное состо ние, а также, пройд  через вход 43 блока 2 и первьй элемент ИЛИ 63, устанавливает в нулевое состо ние триггер 55 и, пройд  через элемент ИЛИ 14, устанавливает в нулевое состо ние триггеры 13.,- 13ц сбо .

Устройство работает в режимах загрузки , тестировани  и анализа результатов тестировани .

Организаци  режима загрузки включает выполнение операций установки входных регистров в исходное состо ние; подцикла формировани  строки информации во входных регистрах 3j: 3.1 - регистры 4, маски входов-выходов; 3.2 - регистры 5, маски; 3.3 - блоки 6,пам ти.

Установка входных регистров 3, в исходное состо ние осуществл етс  через группу адресных входов 35 дешифратора 1 с шины 18 на управл ющие входы дешифратора 49, на который поступает адрес команды установки в О входных регистров, и при поступлении сигнала Запись с входа 33 на стробирующий вход дешифратора 49 записи с выхода 26 вьщаетс  сигнал Установка в О входных регистров.

который поступает на входы установки в О регистров 3, устанавлива  их в нулевое состо ние.

Подцикл формировани  строки информации во входных регистрах 3,- 3 осуществл етс  следующим образом.

По шине 19 данных устройства поступает фрагмент разр дной строки информации и устанавливаетс  на информационных входах регистров 3,.Запись происходит по команде Выбор входного регистра, поступающей с выхода 25 в тот входной регистр, адрес которого

адреса  чейки пам ти поступает по гаине 18 на дещифратор 49, а при поступлении сигнала Запись на йтро- бирующий вход дешифратора 49 с входа 16 устройства на (п+8)-м выходе дешифратора 49 вырабатываетс  сигнал на вход параллельной записи регистра 51, по которому в данный регистр происходит запись адреса  чейки пам ти .

С выходов регистра 51 адрес п-й  чейки пам ти через коммутатор 52, разблокированный высоким уровнем

выставлен на управл ющие входы дешиф- 5 сигнала с триггера 55, подаетс  через

ратора 49 с шины 18 при поступлении сигнала Запись на стробирующий вход дешифратора 49 с входа 16 устройства. Процесс загрузки фрагментов строки во

группу выходов адреса с трем  состо ни ми дешифратора 1 на группу адресных входов блоков 6, ,

Запись строки теста осуществл етс 

входные регистры повтор етс  до праз. 20 по команде Запись строки теста,при

выполнении которой с (п+6)-го выхода дешифратора 49 на входы записи блоков 6 поступает сигнал записи, по которому осуществл етс  запись информации в  чейку пам ти. Указанные процессы формировани  строки в регистрах 3 и перезаписи ее в блоки 6 пам ти производитс  К,а„(,раз.

В результате сформированна  информаци  устанавливаетс  на информационных входах регистров 4 и 5, и блоков 6( ,

3.1.Перезапись информации из регистров 3, в регистры 4,. В этом случае информаци  представл ет собой управл ющую информацию о маскировани входных и выходных выводов узла 11. На управл ющие входы дешифратора 49

с шины 17 поступает адрес команды Запись маски входов-выходов, и при поступлении на стробирующий вход дешифратора 49 с входа 16 устройства сигнала Запись на выходе 31 по вл етс  сигнал Запись маски входов- вьгходов, которьш поступает на входы параллельной записи регистров 4.

3.2.Перезапись строки управл юще информации о маскировании входных выводов узла 11 регистров 3 в регистры 5, осуществл етс  аналогично по команде Запись маски входов. При вьтолнении этой команды запись информации в регистры 5 происходит при поступлении с выхода 28 на входы параллельной записи регистров 5 сигнала Запись маски входов.

3.3. В случае перезаписи информации из регистров 3, в блоки 6, информаци  представл ет собой строку тес- та. Перед записью строки теста в блоки пам ти по команде Запись адреса  чейки пам ти производитс  запись в регистр 51 адреса  чейки пам ти. Дл  этого по шине 19 данных поступает адрес  чейки блока пам ти и устанавливаетс  на информационных входах регистра 51. Адрес команды Запись

группу выходов адреса с трем  состо ни ми дешифратора 1 на группу адресных входов блоков 6, ,

Запись строки теста осуществл етс 

0 по команде Запись строки теста,при

5

0

5

0

5

0

5

выполнении которой с (п+6)-го выхода дешифратора 49 на входы записи блоков 6 поступает сигнал записи, по которому осуществл етс  запись информации в  чейку пам ти. Указанные процессы формировани  строки в регистрах 3 и перезаписи ее в блоки 6 пам ти производитс  К,а„(,раз.

Режим загрузки завершаетс  загрузкой адреса начала теста в счетчик 61 адреса по команде Начальный адрес, при выполнении которой адрес начала теста с шины 19 данных через группу 47 записьюаетс  в Данный счетчик при поступлении сигнала записи с (п+2)-го выхода дешифратора 49 на вход записи счетчика 61.

Режим тестировани  задаетс  подачей команды Пуск, при поступлении которой вырабатываетс  сигнал на (п+1)-м выходе дешифратора 49, который поступает на S-вход RS-триггера 55 пуска, устанавлива  его в единичное состо ние. По вление нулевого потенциала с инверсного выхода триггера 55 через выход 44 на управл ющем входе коммутатора 52 переводит его выходы в третье состо ние, тем самым блокируетс  поступление адреса  чей- ки пам ти из дешифратора 1.

Единичный потенциал с пр мого выхода триггера 55 разрешает прохождение тактовых импульсов.с выхода генератора 53 через элемент И 54 на вход параллельной записи регистра 59 адреса. По переднему фронту первого импульса, пришедшего на вход записи регистра 59 адреса, адрес начала теста переписываетс  с выходов счетчика 61 адреса в регистр 59, с выходов которого через второй коммутатор 57 поступает на адресные входы блоков 6,. Происходит считьшание эталон- ного значени  первой строки теста проверки, котора  с выходов блоков 6; поступает на вторую группу входов блоков 8, сравнени , а также, пройд  через коммутаторы 7 , сформированна  строка тестовых воздействий поступит на входы контролируемого цифрового узла. С выходов узла 11 через коммутаторы 10, реакци  узла 11 поступает на первую группу входов блоков 8 ,

Результаты сравнени  (О, если сбой) с инверсных выходов i-x блоков 8( поступают на информационные входы триггеров 13,. Запись в D-триггеры 13| результата сравнени  и в регист- ры 9, результата реакции узла 11 происходит по переднему фронту первого импульса, поступающего с выхода 45 на синхровходы D-триггеров 13 и входы параллельной записи регистров 9( и задержанного на элементе 58 задержки на величину о . Величина С определ етс  как сумма задержек при прохождении информации до узла 11 при срабатывании последнего и при прохож- дении реакции узла 11 через коммутаторы 10( и блоки 8, . С выходов триггеров 13( сигналы Сбой поступают через группу -входов 48 обнаружени  сбоев на элемент ИЛИ 64 и группу ин- формационных входов коммутатора 66. Далее работа устройства определ етс  значени ми сигналов Сбой,

Если сигналы Сбой равны нулю, то по заднему фронту первого тактово- го импульса, поступающего через элемент НЕ 60 на вычитающий вход счетчика 61 адреса, содержимое последнего уменьшаетс  на единицу, а по переднему фронту следующего тактового импуль са переписываетс  в регистр 59,.с выходов которого адрес следующей с.тро- ки теста поступает через коммутатор 57, группу выходов 46 на группу адресных входов -блоков 6,|- 6f,.

Процесс тестировани  продолжаетс  до тех пор, пока значение счетчика 61 не станет равно нулю или на выходе элемента ИЛИ 64 не по витс  единичный потенциал.

Если содержимое счетчика 61 равно нулю, то на выходе элемента ИЛИ-НЕ 62 по вл етс  единичный сигнал, который через элемент ИЛИ 63 поступает на

вход установки в О RS-триггера 55 и устанавливает его в. нулевое состо ние . Нулевой потенциал с пр мого выхода триггера 5 блокирует поступление тактовых импульсов через элемент И 54 и происходит останов устройства.

Режим анализа результатов тестировани  начинаетс , когда в режиме тестировани  триггер 55 устанавливаетс  в нулевое состо ние. Дл  анализа состо ни  устройства используетс  команда Чтение состо ни  устройства, при выполнении которой адрес данной команды по шине 18 подаетс  на дешифратор 50, а при по влении сигнала Чтение на стробирующем входе дешифратора 50 на его (п+1)-м выходе вырабатываетс  сигнал, поступающий через выход 22, на управл ющий вход коммутатора 56, с выхода которого через группу 47 на шину 49 передаетс  код состо ни  устройства. Код состо ни  содержит два разр да, снимаемых с пр мого выхода триггера 55 - О и выхода элемента ИЛИ 64 - 1. В зависимости от кода состо ни  (00 - исходное состо ние устройства; 10 - режим тестировани ; 01 - останов по сбою; 11 - нет сброса триггера пуска) пользователь устройства может выполн ть следующие действи . Если после сброса устройства код состо ни  / 00, то устройство неисправно и его необходимо отремонтировать. Если после подачи команды Пуск код состо ни  10, то устройство находитс  в режиме тестировани  и необходимо сделать перерыв на врем  тестировани , если же и после этого код состо ни  не измен етс , то устройство неисправно, При коде 00 тестирование проходит успешно и необходимо загрузить следующий тест, а при коде 01 обнаруживаетс  несоответствие эталону реакции объекта диагностировани  на входное воздействие и можно вывести необходимую дл  анализа неисправностей следующую контрольную информацию: адрес сбойной строки теста, фрагменты реакции объекта диагностировани  на входное воздействие, источники сбоев,

Вывод адреса сбойной строки теста осуществл етс  по команде Чтение ре- гистра адреса, при выполнении которой с (п+2)-го выхода дешифратора 50 через выход 23 дешифратора 1 на управл ющий вход коммутатора 65 подаетс  сигнал, разрешающий передачу адреса

сбойной строки теста с регистра 59 через данный коммутатор на шину 19 данных.

Вывод информации об источниках всех сбоев осуществл етс  по команде Чтение сбоев, при вьтолнении которой с (п+3)-го выхода дешифратора 50 через выход 24 сбоев дешифратора 1, ка управл ющий вход коммутатора 66 подаетс  сигнал, разрешающий передачу информации с пр мых выходов D-триг геров 13,- 13ц через данный коммутатор на шину 19.

Claims (1)

1. Устройство дл  тестового контрол  цифровьпс узлов, содержащее блок управлени , дешифратор, блок пам - ти, блок сравнени , два коммутатора, причем группа выходов блока пам ти соединена с первой группой входов блока сравнени  и группой информационных входов первого коммутатора, группа вькодов которого соединена с первой группой выходов устройства дл  подклю чени  к первой группе входов контролируемого цифрового узла и соединена с группой информационных входов второго коммутатора, группа выходов которого соединена с второй группой входов блока сравнени , группа адресных входов блока пам ти соединена с группой адресных выходов блока управлени  и первой группой выходов дешифратора, первый выход которого соединен с входом пуска блока управлени , выход блокировки адреса кото

рого соединен с входом блокировки

дешифратора, второй выход которого соединен с входом записи блока пам ти , а первый и второй входы синхронизации и группа задани  адреса устройства соединены с синхровходом, стробирукщим входом и группой информационных входов дешифратора соответственно , втора  группа информационных входов дешифратор1а соединена с тестовыми входами устройства, отличающеес  тем, что, с целью повышени  производительности контрол  в него введены п входных регистров (п - число контролируемых узлов), (п-1) блоков пам ти, п регистров маски , перва  группа коммутаторов, () блоков сравнени , п триггеров сбо , п регистров маски входов-выходов, втора  группа коммутаторов, п регист

5

0 5 о

5

0

, 5

0

ров результата, п выходных коммутаторов , элемент РШИ, причем-группа выходов j-ro ( j 2, п) блока пам ти - соединена с первой группой входов j-ro блока сравнени  и с первой группой информационных входов j-ro коммутатора первой группы, группа выходов которого соединена с j-й группой выходов устройства дл  подключени  к j-й группе входов контролируемого цифрового узла и соединена с группой информационных входов j-ro коммутатора второй группы, группа выходов которого соединена с второй группой входов j-ro блока сравнени , группа адресных входов j-ro блока пам ти соединена с группой выходов дешифратора , второй выход которого соединен с входом записи j-ro блока пам ти , группа информационных выходов i-ro.(i 1, п) входного регистра соединена с группой информационных входов i-ro блока пам ти, i-ro регистра маски,.i-ro регистра маски входов- выходов, группа выходов которого соединена с группой управл ющих входов i-ro коммутатора второй группы, группа выходов которого соединена с группой информационных входов i-ro регистра результата, группа выходов которого соединена с группой информационных входов i-ro выходного коммутатора , -выходы второй и третьей групп дешифратора соединены соответственно со стробирующим входом i-ro входного регистра и управл ющим входом i-ro выходного коммутатора, выходы дешифратора с третьего по дес тый соединены соответственно с входом установки начального адреса, входом чтени  состо ний , входом чтени  адреса, входом чтени  сбоев блока управлени , входом установки в О входных регистров, первым входом элемента ИЛИ, входом записи регистров маски, входами записи регистров маски входа-выхода, группа управл ющих входов i-ro коммутатора первой группы соединена с группой выходов i-ro регистра маски, выход Равно i-ro блока сравнени  соединен с информационнь м входом i-ro триггера сбо , пр мой выход которого соединен с i-M входом группы входов обнаружени  сбоев блока управлени , а вход установки нул  i-ro триггера сбо  соединен с выходом элемента ИЛИ, второй вход которого соединен с входом сброса устройства, входами установки

.в О регистров маски, регистров маски входов-выходов, регистров результата и входом сброса блока управлени  выход разрешени  сравнени  которого соединен с синхровходом триггеров сбо и входом записи регистров результата, группа выходов блока управлени  соединена с группой информационных входов входных регистров, группой выхо- дов выходных коммутаторов и с тесто- вьми входами устройства.

2, Устройство по п,1, отличающеес  тем, что блок управлени  содержит генератор тактовых импульсов элемент И, элемент НЕ, триггер, четыре коммутатора, элемент задержки, регистр адреса, счетчик адреса, элемент ИЛИ-НЕ, два элемента ИЛИ, причем выход генератора тактовых импульсов соединен с первым входом элемента И, пр мой выход триггера пуска соединен с первым информационным входом первого коммутатора, а также с управл ющим входом второго коммутатора и вторым входом элемента И, выход которого соединен с входом элемента задержки и входом параллельной записи регистра, адреса и через элемент НЕ с вьмитающим входом счетчика адреса, группа разр дных выходов которого через элемент ИЛИ-НЕ соединена с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом второго элемента ИЛИ, и вторым инфор

мационным входом первого коммутатора, выход первого элемента ИЛИ соединен с

5

входом установки нул  триггера пуска, группа разр дных выходов счетчика ад- .реса соединена с группой информационных входов регистра адреса, группа выходов которого соединена с группами информационных входов второго и третьего коммутаторов, группы выходов с первого, третьего и четвертого коммутаторов соединены с группой информационных входов счетчика адреса и группой выходов блока управлени , группа выходов второго коммутатора соединена с группой выходов адреса блока управлени , вход параллельной записи счетчика адреса соединен с входом записи адреса блока управлени , вход установки в единичное состо ние триггера пуска соединен с входом пуска блока управлени , третий вход пер - вого элемента ИЛИ соединен с входом сброса блока управлени , управл ющий вход первого коммутатора соединен с входом чтени  состо ни  блока управлени , труппа входов обнаружени  сбоев соединена с входами второго элемента ИЛИ и информационными входами четвертого коммутатора, управл ющий вход которого соединен с входом чтени  сбоев блока управлени , управл ющий вход третьего коммутатора соединен с входом чтени  адреса блока управлени , инверсный выход триггера пуска соединен с выходом блокировки адреса блока управлени , выход элемента задержки соединен с выходом разрешени  сравнени  блока управлени .