SU1170462A1 - Устройство дл быстрого преобразовани Фурье - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ, содержащее первый и второй регистры, информационные входы которых  вл ютс  соответственно входами реальной и мнимой частей первого операнда устройства, первый и второй сумматоры-вычитатели, выходы которых  вл ютс  выходами соответственно реальной и мнимой частей первого и второго операндов устройства , управл ющие входы первого и второго регистров, первого и второго сумматоров-вычитателей соединены и  вл ютс  тактовым входом устройства , входом запуска которого  вл ютс  установочные входы первого и второго регистров, отличающеес  тем, что, с целью упрощени  устройства, оно содержит третий и четвертый регистры, первый и второй сумматоры, первый и второй коммутаторы, дешифратор знаков, четыре блока умножени  и регистр знака, выходы первого и второго разр дов которого подключены к управл ющим входам соответственно первого и второго коммутаторов, выходы которых подключены к первым входам соответственно первого и второго сумматоров-вычитателей , вторые входы которых подключены к выходам соответственно первого и второго сумматоров, информационные входы первого и второго коммутаторов подключены к информационным выходам соответственно первого и второго регистров, информационные входы третьего, и четвертого регистров  вл ютс  соответственно входами реальной и мнимой частей коэффициентов устройства, знаковым входом которого  вл етс  инфармационный вход регистра знака, (+2)-й (, 4) выход которого подключен к -i-My входу дешифратора знака, причем каждый блок умножени  содержит сумматор , коммутатор, регистр и элемент И, выход которого подключен к первому входу сумматора, выход переноса которого подключен к первому информационному входу коммутатора, второй информационньй вход которого подключен к выходу старшего разр да регистра , выход младших разр дов которого подключен к второму входу сумматора, выход суммы которого подключен к информационному входу регистра, выходы коммутаторов первого и вторрго блоков умножени  .подключены соответственно к первому и второму входам первого сумматора, а выходы коммутаторов третьего и четвертого блоков умножени  - соответственно к первому и второму входам второго сумма,тора, i-й

Description

етс  тактовым входом устройства, а установочный вход регистра 4 -го блока умножени  соединен с установочными входами третьего и четвертого регистров и с входом запуска устройства , первые входы элементов И первого и четвертого блоков умножени  соединены и  вл ютс  входом реальной части второго аргумента устройства, входом мнимой части которого  вл ютс 

первые входы элементов И второго и третьего блоков умножени , вторые входы элементов И первого и третьего блоков умножени  подключены к информационному выходу третьего регистра , а информациоиный выход четвертого регистра подключен к вторьи входам элементов И второго и четвертого блоков умножени .

Изобретение относитс  к вычислительной технике и может быть использовано при определении спектральных характеристик сигналов. Цель изобретени  - упрощение устройства . На чертеже изображена блок-схема устройства. Устройство содержит входы 1 и 2 реальной и мнимой частей первого опе ранда А, регистры 3 и 4, входы 5 и 6 реальной и мнимой частей коэффициента Cj, регистры 7 и 8, группу знаковых входов 9 устройства, регистр 10 знака, коммутаторы 11 и 12, дешифратор 13 знаков, коммутатор 14, блоки 15-18 умножени , входы. 19 реальной части второго операнда устрой ства В , элемент И 20, вход 21 мнимой части второго операнда устройства , сумматор 22, регистр 23, сумма тор 24, сумматор-вычитатель 25, выходы 26 и 27 реальных частей соответ ственно первого А|4| и второго Bj, операндов, сумматор 28, сумматор-вычитатель 29, выходы 30 и 31 мнимых частей соответственно первого А;, и второго В операндов устройства. входы 32 запуска устройства, тактовы вход 33 устройства. Устройство дл  быстрого преобразовани  Фурье работает по алгоритму А;,-А;+В;С; В;,,«А;-В;С;. Произведение операнда В на весовой коэффициент Сд вычисл етс  по алгоритму . Re (Вд С ) ReB ReC,- -UmB:; ImC, (1) Im(B C )IinBi ReCi -ReB, ImC . (2) В начале каждого цикла работы на первый управл ющий вход 32 устройства подаетс  импульс запуска, а на группу входов 9 устройства подаютс  значени  знаков реальной и мнимых частей операндов и коэффициента, которые занос тс  в регистр 10 знака импульсов запуска. Одновременно на входы 5 и 6 устройства подаютс  значени  h разр дов реальной и мнимой частей коэффициента, которые занос тс  в п-разр дные регистры 7 и 8, Импульс запуска устанавливают также в нулевое состо ние регистры 3 и 4 и регистры 23 блоков умножени . Начина  с первого такта работы, на входы 1 и 2 устройства подаютс  значени  вещественной и мнимой частей первого операнда А;; последовательно разр д за разр дом, начина  от старшего разр да, которые поступают в регистры 3 и 4. Одновременно на входы 19 и 21 устройства подаютс  значени  реальной и мнимой частей второго аргумента В также последовательным кодом, старшими разр дами вперед, которые поступают на первые входы элементов И 20 и блоков 15-18 умножени . На второй управл кнций вход 33 устройства поступают тактовые импул сы которые подаютс  на управл ющие входы регистров 3 и 4, регистров 23 блоков умножени , сумматоров 24 и 2:8 и сумматоров-вычитателей 25 и 29. Работу блоков 15-18 умножени  рассматривают на примере работы блока 15 умножени , так как все блоки, умножени  работают аналогично. В каждом j -м такте работы (j 1,2,...) на первые входы элемента

И 20 блока 15 умножени  поступает значение j -го разр да .реальной части второго операнда ReB-, а на вторые входы элемента И ,20 подаютс  значени  п разр дов реальной части коэффициента ReCJ с выходов регистра 7 При этом на первый элемент И подаетс  значение первого (младшего) разр да реальной части коэффициента ReCJ, на второй элемент И подаетс  значение второго разр да реальной части коэффициента ReC и т.д. На и-й элемент И подаетс  значение старшего и-го разр да реальной части коэффициента Rec. На выходах элементов И 20 в каждом j -м такте работы будет получено и-разр дное произведение ReB ReC;, которое подаетс  на первые входы и разр дов сумматора 22. Полученное в j -м такте работы произведение значени  j-го разр да реальной части второго операнда и реальной части коэффициента суммируетс  со значением (п-1) младших разр дов суммы произведений, полученной в (j-O-м такте работы устройства, которое подаетс  с выходов (ч-1) младших разр дов регистра 23 на вторые входы разр дов сумматоров 22 со второго по п-и (т.е. со сдвигом ла один разр д в сторону старших разр дов). Значение старшего (и+1)-го разр да результата сложени  с выхода переноса сумматора 22 подаетс  на первый вход коммутатора 14, а значени  остальньк п разр дов полученного результата с выходов сумматора 22 записываютс  в регистр 23. На второй информационный вход коммутатора 14 с выхода старшего раз р да регистра 23 в каждом -м такте работы подаетс  значение и-го разр да результата слежени , полученного B(J-I)-M такте работы. На управл ющий вход коммутатора 14 с первого выхода дешифратора 13 знака поступает значение знака произведени  jirf n(ReBi ;XReC ) . .:Если знак равен нулю, т.е. произведение положительно, то выходной коммутатор 14 передает информацию со своих входов на первую группу положительных входов последовтельного сумматора 24, работающего в избыточной системе счислени . Если знак произведени  равен единице,

т.е. произведение отрицательно, то выходной коммутатор 14 передает информацию со своих входов на первую группу отрицательных входов сумматор 24. На вторые группы положительных и отрицательных входов сумматора 24 поступают значени  произведений модулей мнимых частей второго операнда коэффициента с выходов коммутатора 14 второго блока 16 умножени . Таким образом, на выходе сумматора 24 получаем значени  реальной части произведени  второго операнда В на коэффициент С согласно выражению (1 Аналогично на выходе сумматора 28 получаем значени  мнимой части произведени  второго операнда В- на коэффициент . Значени  реальной части произведени  В;, С с выхода сумматора 24 подаютс  на втор:ую г;руппу входов сумматора-вычитател  25 в избыточном коде, старшими разр дами вперед. На первую группу входов сумматора-вычитател  25 с выхода регистра 3 через коммутатор 11 подаетс  задержанное значение реальной части первого операнда ReA;i. Коммутатор 11 управл етс  значением знака операнда ReA, которое подаетс  на управл ющий вход коммутатора 11 с первого выхода регистра 10 знака, со второго выхода которого управл ющий сигнал, соответствующий знаку операнда , подаетс  на управл кмдий вход коммутатора 12. В зависимости от значени  знаков ReAj и ImAj коммутаторы 11 и 12 подают значени  операндов ImAj на положительные или отрицательные входы сумматоров-вычитателей 25 и 29, которые работают в избыточной системе.

Сумматор-вычитатель 25 подает на выходы 26 и 27 устройства значени  реальных частей вычисленных ар- i гументов А,. и в соответствии с алгоритмом

ReA;i ReAi fRe(B;-C,),

-Re().

Сумматор-вычитатель 29 подает на выходы 30 и 31 устройства значени  мнимых частей вычисленных операндов и в соответствии с алгоритмом

1тА,н «ImA Im(B4-C)

Iin(Bi;Cx).

Claims (1)

1. УСТРОЙСТВО ДЛЯ БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ, содержащее первый и второй регистры, информационные входы которых являются соответственно входами реальной и мнимой частей первого операнда устройства, первый и второй сумматоры-вычитатели, выходы которых являются выходами соответственно реальной и мнимой частей первого и второго операндов устройства, управляющие входы первого и второго регистров, первого и второго сумматоров-вычитателей соединены и являются тактовым входом устройства, входом запуска которого являются установочные входы первого и второго регистров, отличающееся тем, что, с целью упрощения устройства, оно содержит третий и четвертый регистры, первый и второй сумматоры, первый и второй коммутаторы, дешифратор знаков, четыре блока умножения и регистр знака, выходы первого и второго разрядов которого подключены к управляющим входам соответственно первого и второго коммутаторов, выходы которых подключены к первым входам соответственно первого и второго сум маторов-вычитателей, вторые входы которых подключены к выходам соответственно первого и второго сумматоров, . информационные входы первого и второго коммутаторов подключены к информационным выходам соответственно первого и второго регистров, информационные входы третьего, и четвертого регистров являются соответственно входами реальной и мнимой частей коэффициентов устройства, знаковым входом которого является информационный вход регистра знака, (1+2)-й (1=1, 4) выход которого подключен к

   4-му входу дешифратора знака, причем каждый блок умножения содержит сумматор, коммутатор, регистр и элемент И, выход которого подключен к первому входу сумматора, выход переноса которого подключен к первому информационному входу коммутатора, второй информационный вход которого подключен к выходу старшего разряда регист- . ра, выход младших разрядов которого подключен к второму входу сумматора, выход суммы которого подключен к информационному входу регистра, выходы коммутаторов первого и второго блоков умножения подключены соответственно к (/) а первому и второму входам первого сумматора, а выходы коммутаторов третьего и четвертого блоков умножения - соответственно к первому и второму входам второго сумматора, i-й (·»=1, 4) выход дешифратора зна- ка подключен к управляющему входу коммутатора t-го блока умножения, управляющий вход регистра которого соединен с входами синхронизации первого и второго сумматоров и явля— шош ется тактовым входом устройства, а установочный вход регистра 5 -го блока умножения соединен с установочными входами третьего и четвертого регистров и с входом запуска устройства, первые входы элементов И первого и четвертого блоков умножения соединены и являются входом реальной части второго аргумента устройства, входом мнимой части которого являются первые входы элементов И второго и третьего блоков умножения, вторые входы элементов И первого и третьего блоков умножения подключены к информационному выходу третьего регистра , а информационный выход четвертого регистра подключен к вторьм входам элементов И второго и четвертого блоков умножения.