SU1166123A1 - Устройство дл сопр жени цифровой вычислительной машины с лини ми св зи - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ЦИФРОВОЙ ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ С ЛИНИЯМИ СВЯЗИ, содержащее дешифра- s тор, регистр режимов, блок прерываНИИ , блок управлени , первый и второй коммутаторы, первый, второй блоки приемопередатчиков, преобразог ватель последовательного кода в параллельный и обратно, причем информационный вход регистра режимов и выход первого коммутатора подключены к выходной и входной информационным шинам ЦВМ, вход дешифраторд соединен с адресной шиной ЦВМ, выход запроса на прерывание блока прерьшаний и выход сопровождени  выходной информации блока управлени  соединены с одноименньми входными шинами ЦВМ, вход ответа на прерывание блока пр рьгоаний и вход сопровождени  входной информации соединены с выходными одноименными шинами ЦВМ, шинные входы и вькоды первого и второго блоков приемопередатчиков подключены к первой , и второй лини м св зи, информационнью входы первого и второго блоков приемопередатчиков соединены с последовательным выходом преобразовател  последовательного кода в параллельньй и обратно, информационные выходы первого и второго блоков приемопередатчиков соединены соответственно с первым и вторым входами первого коммутатора, выход которого соединен с последовательным входом преобразовател  последовательного кода в параллельный и обратно, вход разрешени  преобразовани  и выход конца преобразовани  которого соединены с соответствующими выходом и входом блока управлени , первый и второй выходы дешифратора соединены соответственно с входами разрешени . . приема регистра режимов и блока управлени , управл ющий вход второго (Л коммутатора соединен с выходом разрешени  передачи блока управлени , вход режима передачи блока управлени  соединен с выходом соответствуюлцего разр да регистра режимов, вход разрешени  прерывани  блока прерьтаний соединен с выходом Соответствующего разр да регистра режимов, о т -г личающее с  тем, что, с целью повьшени  быстродействи , в него введены блок пр мого доступа в паМ ть , первый и второй блоки вьщачиадреса , регистр состо ни , регистр входной информации, регистр выходной информации, третий коммутатор, триггер выбора канала, первый и второй элементы ИЛИ, причем выход требовани  пр мого доступа в пам ть и вход разрешени  пр мого доступа в пам ть блока пр мого доступа в пам ть подключены к одноименным входу и выходу ЦВМ, выходы разрешени  приема входной информации блока пр мого доступа в пам ть и блока управлени  соеди-.

Description

йены с входами первого элемента ИЛИ, выход которого соединен с тактовым входом регистра входной информации, информационный вход которого, а также информационные входы первого и второго блоков выдачи адреса подключены к информационной шине ЦВМ, выход регистра входной информации соединен с первым информационным входом третьего коммутатора и первым входом команды блока управлени , второй информационньй вход третьего коммутатора соединен с выходом кода состо ни  блока управлени , выход третьего коммутатора соединен с параллельньм информационным входом преобразовател  последовательного кода- в параллельный и обратно,- параллельный выход которого соединен,с информационным входом регистра выходной информации, выход которого соединен с вторым входом команды блока управлени  и первым информационным входом второго коммутатора , тактовьй вход регистра выходной информации соединен с выходом второго,элемента ИЛИ, входы которого соединены с выходами разрешени  приема выходной информации блока управлен1-1  и блока пр мого доступа в пам ть, первьй и второй выхода1 разрешени  вьщачи адреса которого coeд шeны с соответствутощими входами первого и второго блоков вьщачи адреса соответственно , входа выбора которых соединены с третьим и четвертым выходами дешифратора соответственно, выходы первого и второго блоков выдачи адреса соединены с вторым и третьим информационными выходами второго коммутатора , четвертый информационный вход которого соединен с выходом регистра состо ни , вход которого соединен с информационным выходом блока управлени , входы запроса на прерывание и запроса доступа в пам ть блока прерываний и блока пр мого доступа в пам ть соответственно соединены с выходами соответствующих разр дов регистра состо ни , вход режима пр мого доступа в пам ть блока пр мого доступа в пам ть соединен с выходом соответствующего разр да регистра режимов, вход триггера выбора канала соединен с выходом соответствующего разр да регистра режимов, пр мой и инверсный выходы триггера выбора канала соединены с разрешающими входами первого и второго приемоперадатчиков , причем блок управлени  содержит дешифратор, коммутатор, счетчик, первый, второй и третий регистры, элемент И, элемент, задержки , причем первый второй и третий входы дешифратора  вл ютс  соответственно входом режима передачи, входом разрешени  приема и входом сопровождени  входной информации блока управлени , первый и второй информационные входы коммутатора соединены соответственно с первой и второй группами входов дешифратора и  вл ютс  первым и вторым входами команды блока управлени , четвертый вход дешифратора, счетный вход счетчика, тактовые входы второго и третьего регистров соединены между собой и  вл ютс  входом конца преобразовани  блока управлени , первый выход дешифратора соединен с входом элемента задержки, выход которого соединен с тактовым входом первого регистра и первым входом элемента И, второй вход которого соединен с вторым выходом дешифратора, а выход элементаИ соединен с входом записи счетчика, информационньй вход которого соединен с выходом коммутатора, третий информационный вход которого соединен с первой группой выходов дешифратора , выход счетчика соединен с п тым входом дешифратора., втора  группа выходов дешифратора соединена с информационным входом первого регистра , выход которого соединен с информационньм входом второго регистра , первьй и второй выходы которого  вл ютс  выходом разрешени  передачи , выходом начала преобразовани  блока управлени , третий выход соединен с шестым входом дешифратора, группа выходов второго регистра  вл етс  информационным выходом блока управлени , треть  группа выходов дешифратора соединена с информационным входом третьего регистра, первый второй выходы которого  вл ютс  выходами разрешени  приема входной информации и выходной ийформации блока соответственно, группа выходов третьего регистра  вл етс , выходом

кода состо ни  блока, причем блок пр мого доступа в пам ть содержит регистр запросов, .первый и второй элементы И, элемент ИЛИ, дешифратор, в-ход регистра запросов  вл етс  входом запросов пр мого доступа в пам т

блока, выходы регистра соединены с группой входов дешифратора и с входами элемента ИЛИ, выход которого соединен с первыми входами первого и второго элементов И, второй вход первого элемента И соединен с выходом первого триггера, а выход первого элемента И соединен с установочны входом второго триггера, сбросовый вход которого соединен с первым выходом дешифратора, а инверсный выход второго триггера соединен с первьм входом дешифратора и сбросовым входом первого триггера, установочный йход которого соединен с вторым входом дешифратора и  вл етс  входом разрешени  пр мого доступа в пам ть блока, первый, второй, третий и четвертый выходы дешифратора  вл ютс  первьм и вторым выходами разрешени  выдачи адреса блока и выходами приема входной информации и вькодной информации блока, второй вход второго элемента И  вл етс  входом режима пр мого доступа в пам ть блока,а выход второго элемента И, единичный

выход второго триггера и шесто й выход дешифратора образуют выход требовани  пр мого доступа в пам ть блока, причем блок выдачи адреса содержит счетчик, элемент НЕ, первый и второй элементы И, элемент ИЛИ, элемент задержки , регистр, первый вход первого элемента И и вход элемента НЕ образуют вход выбора блока, второйвход первого элемента И соединен с выходом элемента НЕ, а выход первого элемента И соединен с входом ;записи счетчика, информационный вход которого  вл етс  информационным входом блока, счетный вход счетчика соединен с выходом элемента задержки, выход счетчика соединен с информационным входом регистра, выход которого  вл етс  выходом блока , а тактовый вход регистра соединен с выходом элемента. ИЛИ, первьй вход которого соединен с входом элемента задержки и выходом второго элемента И, первый вход которого и второй вход элемента ИЛИ образуют вход вьщачи адреса, а второй вход второго элемента И соединен с входом выбора блока.

Изобретение относитс  к вычислительной технике и может быть использовано дл  сопр жени  вычислительных машин с интерфейсами типа обща  шина с последовательными лини ми св зи , например Манчестер-П, объедин  щими ЦВМ и абонентов в информационно-измерительные и автоматизированные системы управлени . Цель изобретени  - повьшгение быстродействи  устройства. На фиг. 1 - представлена блоксхема устройства; на фиг. 2 - функциональна  схема блока управлени ; на фиг. 3 и 4 - временные диаграммы блока управлени ; на фиг. 5 - функциональна  схема блока пр мого доступа в пам ть; на фиг. 6 - функциональна  схема блока вьщачи адреса. Устройство содержит дешифратор t регистр 2 режимов, предназначенный дл  хранени  сигналов, определ ющих режим работы устройства, блок 3 прерываний , осуществл ющий вьщачу сигналов запроса прерываний в ЦВМ и передачу векторов прерьшани , блок 4 управлени , управл ющий oпepaциkми обмена информацией между ЦВМ и линией св зи под управлением команды, полученной в ЦВМ, или от линии св зи, коммутатор 5, осуществл ющий коммутацию информации, поступающей от различных источников под управлением сигналов от блока управлени  обменом информации, блок 6 пр мого доступа в пам ть, осуществл ющий пРием из ЦВМ и выдачу в ЦВМ сигналов,обеспечивающих работу устройства в ОЗУ ЦВМ без участи  центрального процессора,блоки 7, и 7 выдачи адреса,осуще.ствл ющие хранение адресов  чеек ОЗУ, с которыми будет производитьс  обмен информацией и автоматическое изменение адресов при каждом цикле обмена, регистр 8 состо ни , предназначенный дл  хранени  результатов действий, выполненных устройством, регистр 9

входной информации, предназначенный дл  временного хранени  команды и информации, передаваемой в линию св  зи, регистр 10 входной информации, служащий дл  временного хранени  при н той информации и команды, коммутатор 11, осуществл ющий передачу информации на вход преобразовател  информации, преобразователь 12 последовательного кода в параллельный и оёратно, служащий дл  преобразовани  последовательного кода в параллельный при приеме информации и преобразовани  параллельного кода в последовательный при выдаче информации устройством, блоки 13 и 13 приемопередатчиков , осуществл ющие прием передачу информации и согласование уровней сигналов между устройством и линией св зи, триггер 14 выбора канала, обеспечивающий выбор рабочего канала, коммутатор 15, обеспечивающий подключение нужного приемника к последовательному входу преобразовательного кода в параллельньй и обратно , элементы ИЛИ 16 и 17.

Блок 4 управлени  (фиг. 2) содержит дешифратор 18, элемент 19 задержки , регистры 20 - 22, элемент И 23, счетчик 24, коммутатор 25, входы 26 - 30, выходы 31 - 36, вход - выход 37..

Блок 6 пр мого доступа в пам ть (фиг. 5) содержит триггер 38, элемент И 39, триггер 40, дешифратор 41 регистр 42 запросов, элемент ШШ 43, элемент И 44, входы 45 - 47, выходы 48-52.

Блоки 7 и 7j. выдачи адреса (фиг. идентичны и содержат элемент И 53, счетчик 54, регистр 55, элемент НЕ 56, элемент И 57, элемент 58 задержки , элемент ИЛИ 59, входы 60 62 , выход 63.

Предлагаемое устройство осуществл ет ,обмен информацией между внешни устройством и Оперативной пам тью ЦВМ под управлением команд, поступивших или от ЦВМ, или из линии св зи в зависимости от сигналов из регистра режимов. Работа происходит как в режиме прерывани  программы ЦВМ, так и в режиме пр мого доступа к пам ти (ПДП) ЦВМ, с выдачей сигналов прерывани  при обнаружении не замаскированной причины прерьюани . Кроме тог устройство производит преобразование параллельного кода в последовательный при передаче информации в линию св зи и преобразование последовательного кода в параллельный при приеме информации из линии св зи.

Устройство работает следующим образом .

Программа УВМ записывает управл ющую информацию в регистр 2 режимов и адреса массивов принимаемой и передаваемой информации в блоки 7 и 7 выдачи адреса. В зависимости от содежимого регистра 2 устройство работает или под управлением команд, принимаемых от ЦВМ, или под управлением команд, принимаемых из линии св зи. Содержимое регистра 2 определ ет также возможность работы в режиме ПДП и в режиме прерьшани  программы путе подачи соответствующих сигналов на блок 3 прерьгоаний и блок 6 пр мого доступа в пам ть. ЦВМ адресует регистр 9 входной информации путем подачи на вход блока 4 управлени  соответствующего сигнала с выхода дешифратора 1. В этом случае блок 4 воспринимает информацию с выхода регистра 9 как команду и, дешифровав ее, вйщает сигналы, разреш;:с1щие работу преобразователю 12, который преобразует в последовательный код информацию , поступившую в него через коммутатор 11 из регистра 9, и через блок 13 приемопередатчика передает эту информацию как к.оманду в линию св зи . Номер работающего передатчика определ етс  сигналом, поступившим на вход триггера 14 выбора канала из регистра 2. Одновременно с этим процессом сигнал о том, что началась передача в линию св зи, поступает в регистр 8 состо ни . Из регистра 8 этот сигнал как требование ДЦП поступает на блок 6 пр мого доступа в пам ть управлени , которьй выставл ет сигнал Требование ДЦП в ЦВМ,а ЦВ отвечает сигналом,Предоставление ДЦП 47, и на блоки 7 или 1 поступает соответственно сигнал 50 или

51. Блок 7 через коммутатор 5 вьщает адрес  чейки пам ти ОЗУ в канал ЦВМ. Содержимое этой  чейки ОЗУ записываетс  в регистр 9 под действием сигнала Ввод в РД 52. Окончив преобразование информации, преобразователь 12 выдает сигнал на блок 4 и, если не вс  информаци  передана , преобразователь 12 вновь запускаетс  сигналом с блока 4. Это продолжаетс  до тех пор, пока не будет передано то количество слов, которое было указано в команде . Если в команде быпо дано указание принимать инфо1 4ацию, то, закончив передачу команды, устройство будет ожидать поступление из линии св зи информации и эта информаци , пройд  блок 13 и преобразователь 12, поступает на регистр 10 входной информации и сигнал из регистра 8 состо ни  запуститблок 6, но теперь информаци  будет записыватьс  в  чейку ОЗУ под управлением сигналов из блока 4. При возникновении ошибоч ных ситуаций сигналы из регистра 8 поступают на блок 3, которьй выставит соответствукщий адресу вектор в ЦВМ. Программа ЦВМ, в случае необходимости , может читать содержимое регистра 8 и переключать режим работы устройства. Если устройство будет находитьс  в режиме исполнени  команды из линии св зи, то работа в этом случае аналогична работе в режиме приема ксманды от ЦВМ, за искло чением цикла получени  команды и завершени  ее исполнени . В этом слу чае устройство будет ожидать получени  командаг из линии св зи. Полученна  команда из.преобразовател  12 поступит в регистр 10 и на блок.4, затем следует вьтолнение кси 1анды. После того, как будет прин то или передано то количество слов, какое было указано в команде, блок 4 через коммутатор 11 вьщает на вход преобразовател  12. содержимое внутреннего регистра 22 блока 4- Закончив переда чу этой информации, устройство может перейти к другому циклу работы. Если . ip процессе выполнени  команды устрой ство получит новую команду, то оно начнет выполнение новой команды, а этот факт будет зафиксирован в регистре бив регистре 2. Блок управлени  (фиг. 2) работает следующим образом. При работе под управлением командами от ЦВМ (фиг. 3) сигнал РР1 поступает из регистра 2 на вход 26, причем при осуществл етс  рабо та под управлением команд от ЦШ, а при - под управлением команд из линии св зи. При получении команды от ЦВМ в дешифраторе 1 формируетс  сигнал ПК1, который поступает на вход 27 блока 4. В тот момент, когда данные на группе входов 29 пригодны дл  считывани , из ЦВМ поступает сигнал ДЦ на вход 37, подтверждающий достоверность данных. При совпадении этих сигналов формируетс  внутренний сигнал КП, которьй фиксируетс  в регистре 21. В зависимости от кода команды на выходе 35 формируетс  сигнал РП, разрешающий передачу информации и управл ющий элементе ИЛИ 16, или сигнал Пр на выходе 36, разрешающий прием информации и управл ющий элементом ИЛИ 17. На фиг. 3 приведен случай, когда сформирован сигнал РП. При совпадении сигнала ДЦ на входе 37 и сигнала РП формируетс  сигнал Ш1 на выходе 33, запускающий преобразователь 12. В ответ на этот сигнал с преобразовател  12 на вход 28 поступает сигнал СП, подтверждающий факт передачи слова. Одновременно при поступлении сигнала СП формируетс  сигнал ЗД на выходе 31, поступающий в регистр 8 и ИНФО1И4ИРУЮЩИЙ о необходимости ввода новых данных. Далее цикл повтор етс . Счетчик 24 подсчитьшает количество поступивших на него сигналов СП с входа 28. Если на входе счетчика сформирован внутренний сигнал О Сч, то вырабатьюаетс  сигнал KB, поступающий в регистр 8 и информирующий о том, что команда выполнена. Прием информации аналогичен передаче информации за исключением того, что вместо сигнала РП на выходе 35 вырабатываетс  сигнал Пр на выходе 36 и на блок 4 поступает вместо сигнала СП сигнал СПр, сигнализирующий о том, что преобразователь 12 прин л слово из линии св зи, а в регистр 8 вместо сигнала ЗД с выхода 31 поступает сигнал ЗПр, информирукнций о необходимости чтени  прин тых данных. При этом сигнал ДЦ на входе 37 служит подтверждением, что информаци  считываетс  ЦВМ и при приеме информации вырабатываетс  сигнал ПИ на выходе 32, управл ющий работой коммутатора 5. При работе под управлением командами из линии св зи (фиг. 4) на вход 26 поступает сигнал РР1-0, тогда с приходом сигнала ПК2 на вход 28, сигнализирующего о том, что преобразователь 12 прин л команду, при его совпадении с сигналом СПр, на входе 28 вырабытьгеаетс  сигнал КП, который : вызывает по вление сигнала Пр на вы ходе 36, если осуществл етс  переда ча информации, или сохран ет сигнал РП на выходе 35 при приеме информации . Дальнейша  работа аналогична г работе под управлением от команды ЦВМ (фиг. 3) за исключением того, что после формировани  внутреннего сигнала О Сч, независимо от того ведетс  ли прием или передача инфор мации, снимаютс  сигналы РП и Пр с выходов 35 и 36 соответственно, которые управл ют записью информации в регистр 9 или 10, а также происходит формирование на выходе 34 сиг нала ВС,поступающего на коммутатор 1 Работа -блока пр мого доступа в пам ть (фиг,. 5) происходит гледующим образом. На вход 46 поступают сигналы запросов пр мого доступа в пам ть бло ка, информирующие о необходимости ввода или вывода информации, которы запоминаютс  в регистре 42, с выходов которого они поступают на входы дешифратора 41 и через элемент ИЛИ 43 на первый вход элемента И 44 На второй вход элемента И 44 поступает сигнал предоставлени  ДЦП с входа 45. С выхода 48 (с элемента И 44) ЦВМ поступает сигнал требова ки  ЦДЛ. В ответ на это требование ЦВМ посылает сигнал разрешени  ПДП Xна вход 47, который разрешает работ дешифратора 41 и запоминаетс  в три гере 38, тем самьм переключа  через элемент И 39 триггер 40, который вы рабатывает сигнал подтверждени  захвата шины на выходе 48. Сигнал с инверсного плеча триггера 40 сбрасы вает триггер 38 и разрешает работу дешифратора 41, выходы 49 и 50 которого .разрешают вьгаод адреса, а выходы 51 и 52 соответственно ввод и вьшод данных. Схема вьщачи адреса (фиг. 6) работает следующим образом. На группу входов 61 из канала ЦВМ поступает информаци , котора  записываетс  в счетчик 54при отсутствии на входе элемента НЕ 56 начального сигнала ЦВМ выбора блока и наличии сигнала на входе. 60, попадающего на вход предварительной установки счетчика 54. По вление сигнала Выбор блока на группе входов 61 разрешает сигналу Вывод адреса на входе 62 через элемент И 57 и элемент ИЛИ 59 переписать информацию из счетчика 54 в регистр 55. Одновременно с этим сигнал с выхода элемента И 57 через элемент 58 задержки поступает на счетный вход счетчика 54 и увеличивает его содержимое на единицу счета. Сигнал выдачи адреса на входе элемента ИЛИ 59 разрешает производить считывание информации из регистра до изменени  его содерЖИМО1О . Таким .образом, устройство обеспечивает обмен информацией между оперативной пам тью ЦВМ и внешним устройством под управлением программы ЦВМ и под контролем со стороны ЦВМ, причем сама ЦВМ не участвует в процессе приема и передачи информации между собственным ОЗУ и внешними устройствами , что позвол ет существенно сократить затраты машинного времени на процедуру обмена и тем самым повысить быстродействие.

26

Z7

57

J8

гэ

JL

20

21

l

22

J6

и,

L

Ztt

Ф(1.2

26 РР1

Фыъ.З

Ф1лгМ

Claims (1)

1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ L ЦИФРОВОЙ ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ С ЛИНИЯМИ СВЯЗИ, содержащее дешифра- ? тор, регистр режимов, блок прерываний, блок управления, первый и второй коммутаторы, первый, второй блоки приемопередатчиков, преобразот ватель последовательного кода в параллельный и обратно, причем информационный вход регистра режимов и выход первого коммутатора подключены к выходной и входной информационным шинам ЦВМ, вход дешифратора соединен с адресной шиной ЦВМ, выход запроса на прерывание блока прерываний и выход сопровождения выходной информации блока управления соединены с одноименньми входными шинами ЦВМ, вход ответа на прерывание блока прерываний и вход сопровождения входной информации соединены с выходными одноименными шинами ЦВМ, шинные входы и выходы первого и второго блоков приемопередатчиков подключены к первой, и второй линиям связи, информационные входы первого и второго блоков приемопередатчиков соединены с последовательным выходом преобразователя последовательного кода в параллельный и обратно, информационные выходы первого и второго блоков приемопередатчиков соединены соответственно с первым и вторым входами первого коммутатора, выход которого соединен с последовательным входом преобразователя последовательного кода в параллельный и обратно, вход разрешения преобразования и выход конца преобразования которого соединены с соответствующими выходом и входом блока управления, первый и второй выходы дешифратора соединены соответственно с входами разрешения, приема регистра режимов и блока управления, управляющий вход второго коммутатора соединен с выходом разрешения передачи блока управления, вход режима передачи блока управления соединен с выходом соответствующего разряда регистра режимов, вход разрешения прерывания блока прерываний соединен с выходом соответствующего разряда регистра режимов, отличающее ся тем, что, с целью повышения быстродействия, в него введены блок прямого доступа в паМять, первый и второй блоки выдачиадреса, регистр состояния, регистр входной информации, регистр выходной информации, третий коммутатор, триггер выбора канала, пепвый и второй элементы ИЛИ, причем выход требования прямого доступа в память и вход разрешения прямого доступа в память блока прямого доступа в память подключены к одноименным входу и выходу ЦВМ, выходы разрешения приема входной информации блока прямого доступа в память и блока управления соеди-.

   SU..„ 1166123 •s • 1166123 йены с входами первого элемента ИЛИ/ выход которого соединен с тактовым входом регистра входной информации, информационный вход которого, а также информационные входы первого и второго блоков выдачи адреса подключены к информационной шине ЦВМ, выход, регистра входной информации соединен с первым информационным входом третьего коммутатора й первым входом команды блока управления, второй информационный вход третьего коммутатора соединен с выходом кода состояния блока управления, выход третьего коммутатора соединен с параллельньвч информационным входом преобразователя последовательного кода в параллельный и обратно ,· параллельный выход которого соединен,с информационным входом регистра выходной информации, выход которого соединен с вторым входом команды блока управления и первым информационным входом второго коммутатора, тактовый вход регистра выходной информации соединен с выходом второго.элемента ИЛИ, входы которого соединены с выходами разрешения приема выходной информации блока управления и блока прямого доступа в память, первый и второй выхода разрешения выдачи адреса которого соединены с соответствующими входами первого и второго блоков выдачи адреса соответственно, входа! выбора которых соединены с третьим и четвертым выходами дешифратора соответственно, выходы первого и второго блоков выдачи адреса соединены с вторым и третьим информационными выходами второго коммутатора, четвертый информационный вход которого соединен с выходом регистра состояния, вход которого соединен с информационным выходом блока управ-. ления, входа запроса на прерывание и запроса доступа в память блока прерываний и блока прямого доступа в память соответственно соединены с выходами соответствующих разрядов регистра состояния, вход режима прямого доступа в память блока прямого ‘ доступа в память соединен с выходом соответствующего разряда регистра режимов, вход триггера выбора канала соединен с выходом соответствующего разряда регистра режимов, прямой и инверсный выходы триггера выбора канала соединены с разрешающими входами первого и второго приемо передатчиков , причем блок управления содержит дешифратор, коммутатор, счетчик, первый, второй и третий регистры, элемент И, элемент, задержки, причем первый второй и третий входы дешифратора являются соответственно входом режима передачи, входом разрешения приема и входом сопровождения входной информации блока управления, первый и второй информационные входа коммутатора соединены соответственно с первой и второй группами входов дешифратора и являются первым и вторым входами команды блока управления, четвертый вход дешифратора, счетный вход счетчика, тактовые входы второго и третьего регистров соединены между собой и являются входом конца преобразования блока управления, первый выход дешифратора соединен с входом элемента задержки, выход которого соединен с тактовым входом первого регистра и первым входом элемента И, второй вход которого соединен с вторым выходом дешифратора, а выход элемента· И соединен с входом записи счетчика, информационный вход которого соединен с выходом коммутатора, третий информационный вход которого соединен с первой группой выходов дешифратора, выход счетчика соединен с пятым входом дешифратора, вторая группа выходов дешифратора соединена с информационным входом первого регистра, выход которого соединен с информационным входом второго регистра, первый и второй выходы которого являются выходом разрешения передачи, выходом начала преобразования блока управления, третий выход соединен с шестым входом дешифратора, группа выходов второго регистра является информационным выходом блока управления, третья группа выходов · дешифратора соединена с информационным входом третьего регистра, первый, второй выхода которого являются выходами разрешения приема входной информации и выходной Информации блока соответственно, группа выходов третьего регистра является, выходом кода состояния блока, причем блок прямого доступа в память содержит регистр запросов, .первый и второй элементы И, элемент ИЛИ, дешифратор, в-ход регистра запросов является входом запросов прямого доступа в память блока, выходы регистра соединены с группой входов дешифратора и с входами элемента ИЛИ, выход которого соединен с первыми входами первого и второго элементов И, второй вход первого элемента И соединен с выходом первого триггера, а выход первого элемента И соединен с установочным входом второго триггера, сбросовый вход которого соединен с первым выходом дешифратора, а инверсный выход второго триггера соединен с первьм входом дешифратора и сбросовым входом первого триггера, установочный йход которого соединен с вторым входом дешифратора и является входом разрешения прямого доступа в память блока, первый, второй, третий и четвертый выходы дешифратора являются первым и вторым выходами разрешения выдачи адреса блока и выходами приема входной информации и выходной информации блока, второй вход второго элемента И является входом режима прямого доступа в память блока,а выход второго элемента И, единичный выход второго триггера и шестой вы ход дешифратора образуют выход требования прямого доступа в память блока, причем блок выдачи адреса содержит счетчик, элемент НЕ, первый и второй элементы И, элемент ИЛИ, элемент задержки, регистр, первый вход первого элемента И и вход элемента НЕ образуют вход выбора блока, второй'вход первого элемента И соединен с выходом элемента НЕ, а выход первого элемента И соединен с входом записи счетчика, информационный вход которого является информационным входом блока, счетный вход счетчика соединен с выходом элемента задержки, выход счетчика соединен с информационным входом регистра, выход которого является выходом блока, а тактовый вход регистра соединен с выходом элемента ИЛИ, первый вход которого соединен с входом элемента задержки и выходом второго элемента И, первый вход которого и второй вход элемента ИЛИ образуют вход выдачи адреса, а второй вход второго элемента И соединен с входом выбора блока.