SU1084901A1 - Устройство дл контрол блоков пам ти - Google Patents

Abstract

УСТРОЙСТВО,ДЛЯ КОНТРОЛЯ БЛОКОВ ПАМЯТИ, содержащее адресный счетчик , выходы которого  вл ютс  соответствующими выходами устройства, первый сдвиговый регистр, установочные входы которого  вл ютс  одними входами устройства и подключены к одним из входов блока сравнени , выход первого сдвигового регистраподключен к одному из входов блока элементов И, выходы которого подключены к входам сумматора, выходы сумматора подключены к другим входам блока сравнени , второй сдвиговый регистр, генератор тактовых импульсов, делитель частоты, триггеры и элементы И, отл.и чающеес  тем, что, с целью повышени  его быстродействи  и упрощени  схемы, выход генератора тактовых импульсов подключен к входу делител  «Частоты и к первым входам первого и второго элементов И, выход делител  частоты подключен к счетному входу первого триггера и к первым входам третьего и четвертого элементов И, первый выход первого триггера подключен к вторым входам первого и третьего элементов И, выход первого элемента И подключен к тактовому входу второго сдвигового регистра, установочные входы которого  вл ютс  другими входами устройства, выход второго сдвигового регистра подключен к второму входу второго элемента И, выход которого подключен к тактовому входу первого сдвигового i регистра, второй выход первого триггера подключен к второму входу вертого элемента И, выход которого сг подключен к входу адресного счетчика и  вл етс  соответствующим управл ющим выходом устройства, выходы адресного счетчика подключены к входам п того элемента И, выход которого подключен к первому входу шестого 30 элемента И, установочный вход второ4 21 . го триггера подключен к выходу шессо того элемента И, второй вход которого подключен к выходу блока сравнени , вход генератора тактовых импульсов подключен к первому выходу второго триггера, второй выход которого  вл етс  соответствующим управл ющим выходом устройства.

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  контрол  запоминающих устройств.

Известно устройство дл  контрол  блоков пам ти, содержащее регистр, накапливающий сумматор, адресный счетчик, регистр константы и блок сравнени . Контроль блока пам ти осуществл етс  путем суммировани  информации и сравнени  полученной суммы с заданной константой 1.

Недостатком данного устройства  вл етс  низка  точность контрол .

Наиболее близким по .технической сущности к изобретению  вл етс  устройство дл  контрол  блоков пам ти, содержащее сдвиговый регистр, вы- ходы которого подключены к информационным входам сумматора, выходы и управл ющие входы сумматора подключены к соответствующим входам и выходам блока управлени , адресный дешифратор, информационные входы которого подключены к соответствующим выходам адресного счетчику, управл ющий выход адресного счетчика подключен к соответствующему входу блока управлени  и блока задани  циклов суммировани , управл ющие входы адресного девтфратора и адресного счетчика подключены к со.ответствующим выходам блока управлени , выходы и входы блока задани  циклов суммировани  подключены к соответствующим входам и выходам блока управлени . Блок управлени  и блок задани  циклов суммировани  содержат генератор тактовых импульсов, делители частоты,,формирователи временной диаграммы работы устройства, регистры , триггеры и логические элементь С2

Недостатками известного устройства  вл ютс  низкое быстродействие, св занное с необходимостью осуществлени  нескольких циклов контрольного суммировани  содержимого блока пам ти, а также его сложность.

Цель изобретени  - повьшение бь1стродействи  и упрощение его схемы.

Поставленна  цель достигаетс  тем,что в устройстве дл  контрол  блоков пам ти, содержащем адресный счетчик, выходы которого  вл ютс  соответствующими выходами устройства первый сдвиговый регистр, установочные входы которого  вл ютс  одними входами устройства и подключены к

одним из входов блока .сравнени , выход первого сдвигового регистра подключен к одному из входов блока элементов И, выходы которого подключены к входам сумматора, выходы (Сумматора подключень к другим входам блока сравнени , второй сдвиговый регистр, генератор тактовых импульсов , делитель частоты триггеры и

o элементы И, выход генератора тактовых импульсов подключен к входу делител  частоты и к первым входам первого и второго элементов И, выход делител  частоты подключен к счетному входу

5 Первого триггера и к первым входам третьего и четвертого элементов И, первый выход .первого триггера подключен к вторым входам первого и третьего элементов И, выход первого

0 элемента И подключен к тактовому входу второго сдвигового регистра, установочные входы которого  вл ютс  другими входами устройства, выход второго сдвигового регистра подклю5 чен к второму входу второго элемента И, выход которого подключен к тактовому входу первого сдвигового регистра; второй выход первого триггера подключен к второму входу четвер0 тога элемента И, выход которого подключен к входу адресного счетчика и  вл етс  соответствующим управл ющим выходом устройства, выходы адресного счетчика подключены к входам п того

5 элемента И, выход которого подключен к первому входу шестого элемента И; установочный вход второго триггера подключен к выходу шестого элемента К, второй вход которого подключен к вы0 ходу блока сравнени , вход генератора тактовых импульсов подключен к первому выходу второго триггера; второй выход которого  вл етс  соответствующим управл юким выходок уст5 ройства.

На фиг, 1 приведена структурна  схема устройства дл  контрол  блоков пам ти; на фиг, 2 - временные диаграммы сигналов на выходах некс орьпс узлов устройс.тва; на фихч 3 - структурные схе.. ; генератора тактовых импульсов и цепей начальной устаноэки устройстввд на фиг, 4 - структурна  схема блока начальной установки,

Устройство дл  контрол  блоков пам ти содерж гт генератор 1 тактовых импульсовJ,- делитель 2 частоты триггер 3f злементы И 4-7, сдвиго ый I регистр 8, блок 9 начальной установки , формирователь 10 импульсов управлени , адресный счетчик 11, блок 12 пам ти, сдвиговьш регистр 13, блок 14 элементов И, сумматор 15, блок 16 14 элементов И, сумматор ID, олог 1внени . элементы И 17 и 18. тригсравнени , элементы И 17 и 18, тт сравнени , элемен1ы и i/ и lo, триггер 19, элемент 20 индикации, вьп гер 19, элемент 20 индикации, выход 21 генератора тактовых: импульсов, выход 22 делител  частоты, выходы 23 и 24 триггера 3, выход 25 элемента И 5, выход 26 элемента И 6, выход 27 элемента И 4, выход 28 сдвигового регистра 8, выход 29 элемента И 7 1задающий генератор 30, элемент И 31, генератор 32, триггер 33, кнопку 34 Пуск, кнопку 35 Стоп, вход 36 генератора 1, выход 37 генератора 32 элемент 38 задержки, цепь 39 на вход тактового регистра 8, цепь 40 на вход режима регистра 8, шину 41 логи ческого нул , элемент НЕ 42, шину 43 логической единицы, выходы 44 блока начальной установки. Устройство работает следующим образом . При нажатии кнопки Пуск триггер 33 переводитс  в единичное состо ние при этом на тактовый вход кольцевого сдвигового регистра 8 поступает отрицательный перепад (из 1 в О) напр жени , а на входе режима регист ра 8 в это врем  еще присутствует уровень I, соответствующий режиму записи. При этом в него заноситс  код 111001100010 из блока 9 начальной установки. Через интервал времен определ емый элементом 38 задержки, на входе режима регистра 8 устанавли ваетс  уровень О, соответствующий режиму сдвига. Одновременно I на единичном выходе Р-триггера 33 посту пает на вход элемента И 31. На выходе 21 генератора 1 тактовых импульсов по вл ютс  импульсы, поступающие на входы делител  2 частоты и элемен тов И 4 и 7. На выходе 22 делител  2 по вл ютс  импульсы, которые поступают на вход Т-триггера 3 и первые входы элементов И 5 и 6. На выходах 25 и 26 элементов И 5 и 6 по вл ютс  импульсы (фиг. 2). По первому сигналу с выхода элемента И 6 в адресный счетчик 11 заноситс  единица и формируетс  импульс управлени  на выходе формировател  10, При этом информаци  из первой  чейки провер емого блока 12 пам ти записываетс  в кольцевой сдвиговый регистр 13. На выхо10 1 де 27 элемента И 4 по вл етс  сери  импульсов, поступающих на вход сдвига кольцевого сдвигового регистра 8, и информаци  в нем сдвигаетс  на число разр дов, соответствующее числу, импульсов в серии на входе сдвига. На выходе старшего разр да регистра 8 единица по вл етс  при сдвиге только один раз, что обуслбвлено записанным ранее кодом. Поэтому на выходе элемента И 7 по вл етс  только один импульс, который сдвигает содержимое регистра 13 на один разр д. После прихода импульса с элемента И 5.сдвинута  информаци  через блок 14 элементов И поступает в накапливающий сумматор 15. Второй 1-1Мпульс с выхода элемента И 6 вновь поступает в счетчик 11, формируетс  импульс обращени  к блоку 12, ив регистр 13 записываетс  информаци  из второй  чейки блока пам ти. Вновь импульсы с выхода 27 элемента И 4 сдвигают содержимое регистра 8 и на выходе его старшего разр да по вл етс  I за врем  сдвига уже дважды, что также обусловлено записанной ранее кодовой комбинацией. На выходе элемента К 7 по вл ютс  два импульса, и информаци  в регистре 13 сдвигаетс  на два разр да. По сигналу с выхода элемента И 5 через блок 14 элементов И информаци  поступает на сумматор 15, где суммируетс  с его содержимым. Далее аналогичным образом информаци  из третьей  чейки пам ти блока 12 сзтмируетс  с содержимым сумматора 15, предварительно сдвинувшись на три разр да, и т.д. Таким образом происходит последовательное чтение информации из провер емого блока пам ти, сдвиг ее на кольцевом регистре 13 и суммирование на сумматоре 15. Сдвиг информации идет по кольцу, т.е. из младших разр дов в старшие, а из самого старшего - в самьш младшрй. Выходы сумматора 15 подключены к входам блок 16 сравнени , другие входь которого подключены к выходам провер емого блока пам ти. По последнему адресу на выходе элемента И 17 по вл етс  I. Если содержимое последней  чейки провер емого блока пам ти равнр содержимому сумматора, на выходе блока 16 сравнени  будет О, и триггер 19 остаетс  в нулевом состо нии. В последней

 чейке блока пам ти должна хранитьс  контрольна  сумма, полученна  с учетом выбранной последовательности сдвига считываемой информации. В случае неисправности блока 12 на выходе блока 16 сравнени  в момент по влени  последнего адреса триггер 19 устанавливаетс  в состо ние I и срабатывает элемент индикации. Одновременно происходит остановка генератора .М .

Предлагаемое устройство наиболее эффективно при контроле посто нных

запоминающий устройств, контроль адресной Macrtf которых в динамическом режиме представл ет трудности. При этом обеспечиваетс  высокое быстродействие , так как дл  осуществлени  контрол  достаточно проведени  одного цикла суммировани . Кроме того, предложенное техническое решение проще известного, поскольку в нем отсутствует блок задани  циклов суммировани , и имеет меньшие аппаратурные затраты дл  обеспечени  временной диаграммы работы устройства .

22

6

м

21

1

17

8

r-LHU

PD

25

17

L

Claims (1)

1. УСТРОЙСТВО,ДЛЯ КОНТРОЛЯ БЛОКОВ ПАМЯТИ, содержащее адресный счетчик, выходы которого являются соответствующими выходами устройства, первый сдвиговый регистр, установочные входы которого являются одними входами устройства и подключены к одним из входов блока сравнения, выход первого сдвигового регистра'подключен к одному из входов блока элементов И, выходы которого подключены к входам сумматора, выходы сумматора подключены к другим входам блока сравнения, второй сдвиговый регистр, генератор тактовых импульсов, делитель частоты, триггеры и элементы И, отличающееся тем, что, с целью повышения его быстродействия и упрощения схемы, выход генератора тактовых импульсов подключен к входу делителя Частоты и к первым входам первого и второго элементов И, выход делителя частоты подключен к счетному входу первого триггера и к первым входам третьего и четвертого элементов И, первый выход первого триггера подключен к вторым входам первого и третьего элементов И, выход первого элемента И подключен к тактовому вхо ду второго сдвигового регистра, уста новочные входы которого являются другими входами устройства, выход второго сдвигового регистра подклю чен к второму входу второго элемента И, выход которого подключен к тактовому входу первого сдвигового регистра, второй выход первого триггера подключен к второму входу четвертого элемента И, выход которого подключен к входу адресного счетчика и является соответствующим управляющим выходом устройства, выходы ад- ресного счетчика подключены к входам пятого элемента И, выход которого подключен к первому входу шестого элемента И, установочный вход второго триггера подключен к выходу шестого элемента И, второй вход которого подключен к выходу блока сравнения, вход генератора тактовых импульсов подключен к первому выходу второго триггера, второй выход которого является соответствующим управляющим выходом устройства.

   >