RU1826122C

RU1826122C - Цифровой частотно-фазовый дискриминатор

Info

Publication number: RU1826122C
Application number: SU914922319A
Authority: RU
Inventors: Владимир Григорьевич Аристов
Original assignee: Центральное конструкторское бюро "Алмаз"
Priority date: 1991-03-28
Filing date: 1991-03-28
Publication date: 1993-07-07

Abstract

Использование: радиотехника, цифровые системы фазовой автоподстройки частот . Сущность изобретени : цифровой частотно-фазовый дискриминатор содержит счетчик 1, блок 4 прив зки импульсов входного сигнала и счетчик импульсов, статический регистр 8, блок запрета 7, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8, 9. D-тригге- ры 10-15 и три элемента И-НЕ 17-19. В устройстве обеспечиваетс последовательна запись состо ний выходов первого и второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 8 и 9 соответственно в третий и четвертый D-триггеры 10 и 11, а затем запись состо ний выходных разр дов счетчика 1 в статический регистр 6, что повышает стабильность работы. При этом обеспечиваетс выключение режима сравнени частот в непосредственной близости от момента равенства частот входного и опорного сигналов , что сокращает врем перехода режима сравнени частот в режим сравнени фаз. 2 ил.

Description

Изобретение относитс к радиотехнике, в частности к радиоавтоматике и импульсной технике. Изобретение может быть использовано в цифровых системах фазовой автоподстройки частоты.

Целью изобретени вл етс повышение стабильности и сокращение времени перехода из режима сравнени частот в режим сравнени фаз.

На фиг. 1 приведена структурна электрическа схема цифрового частотно-фазового дискриминатора; на фиг. 2 приведены временные диаграммы, по сн ющие его работу: а - временна диаграмма выходного кода ЦЧФД, б - временна диаграмма выхода i-ro разр да статического регистра, в - временна диаграмма выхода (t + 1)-го разр да статического регистра, г - временна диаграмма инверсного выхода (i +1)-ro разр да статического регистра, д - временна диаграмма выхода четвертого D-триггера, е

- временна диаграмма выхода К-го разр да статического регистра, ж - временна диаграмма выхода (К + 1)-го разр да статического регистра, з - временна диаграмма инверсного выхода (К + 1)-го разр да статического регистра, и - временна диаграмма выхода третьего D-триггера, к - временна диаграмма выхода первого D-триггера, л - временна диаграмма выхода второго D- триггера, м - временна диаграмма инверсного выхода п того D-триггера, н - временна диаграмма инверсного выхода шестого D-триггера, о - временна диаграмма выхода первого элемента И-НЕ, п - временна диаграмма выхода второго элемента И-НЕ, р - временна диаграмма выхода третьего элемента И-НЕ.

Цифровой частотно-фазовый детектор (фиг. 1) содержит счетчик 1, вход опорных импульсов 2, вход счетных импульсов 3. блок прив зки импульсов входного сигнала

СО

с

оо ю о

1ЧЭ

ю

к счетным импульсам (БП) 4, вход импульсов входного сигнала 5, статический регистр б, блок запрета 7, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8. 9, шесть D-триггеров 10-15, элемент ИЛИ 16 и три элемента И-НЕ 17-19. Вход обнулени R и счетный вход Т счетчика 1 вл ютс соответственно входами опорных 2 и счетных 3 импульсов. Первый и второй входы БП 4 соединены соответственно со входом 5 цифрового частотно-фазового дискриминатора и входом 3 счетных импульсов. Первый выход БП 4 соединен с С-входами третьего D-трмггера 10 и четвертого D-триггера 11. Второй выход БП 4 соединен с С-входом записи информации регистра 6, информационные входы которого соединены с соответствующими выходами счетчика 1. выходы К разр дов статического регистра 6 соединены с входами блока запрета 7, в выходы К-ro и 1-го разр дов статического регистра 7 соединены с первыми входами соответственно первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8 и второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 9. Выход элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 8 и 9 соединены с О-входа м соответственно третьего D-триггера 10 и четвертого D-триггера 11. Выход третьего D-триггера 10 соединены с D-входами первого О-трмггера 12 и второго D-триггера 13, С-вход первого D- триггера 12 соединен с выходом (К + 1}-го знакового разр да статического регистра 7. Инверсный выход (К + 1)-го знакового разр да статического регистра 7 соединен с вторым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8, с С-выходом второго D-триггера 13 и первым входом элемента ИЛ И 16. Выход четвертого D-триггера 11 соединен с D-входами п того D-триггера 14 и шестого D-триггера 15, С-вход п того D-триггера 14 соединен с выходом (i + 1)-го разр да статического регистра 7. Инверсный выход (i + 1)-ro разр да статического регистра 7 соединен с вторым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 9 и с С-входом шестого D-триггера 15. Пр мой выход первого D-триггера 12 соединен с первым входом первого элемента И-НЕ 17 и инверсным R-входом шестого D-триггера 15. Пр мой выход второго D-триггера 13 соединен с вторым входом первого элемента И-НЕ 17 и инверсным R-входом п того D- триггера 14. Выход первого элемента И-НЕ 17 соединен с инверсным R-входом первого D-триггера 12 и второго D-триггера 13. Инверсные выходы п того D-триггера 14 и ще- стого D-триггера 15 соединены с инверснь:ми 8-0ходамй соответственно первого D-триггера 12 и второго D-триггера 13. Инверсные выходы первого О-триггера

0

5

0

5

0

5

0

5

0

5

12 и второго D-триггера 13 соединены соответственно с первым и вторым входами второго элемента И-НЕ 18, выход которого соединен с управл ющим входом блока запрета 7 и вторым входом элемента ИЛИ 16. Выход элемента ИЛИ 16 соединен с первым входом третьего элемента И-НЕ 19, второй вход третьего элемента И-НЕ 19 соединен с инверсным выходом второго D-триггера 13. Выход третьего элемента И-НЕ 19 вл етс выходом знакового разр да цифрового частотно-фазового дискриминатора. Выход второго элемента И-НЕ 18 и выход блока запрета 7 вл ютс выходами значащих разр дов цифрового частотно-фазового дискриминатора .

Предлагаемый цифровой частотно-фазовый дискриминатор работает следующим образом.

Опорные импульсы, поступающие от входа 2 на вход R установки нул счетчика 1, увеличивают О на его выходных разр дах. На счетный вход Т счетчика 1 от входа 3 поступает непрерывна последовательность счетных импульсов, под воздействием которых измен ютс состо ни выходных разр дов счетчика 1. При этом частота счетных импульсов определ етс выражением: 2к-И

сч -

-1

iK+1

т

где 2 -1 - емкость счетчика 1; Т - период опорных импульсов.

БП 4, на который поступает последовательность счетных импульсов обеспечивает выделение на первом выходе первого целого счетного импульса, а на втором выходе - второго целого счетного импульса, следующих за импульсом входного сигнала, по- ступающего по входу 5 цифрового частотно-фазового дискриминатора.

Следующие за импульсом входного сигнала первый целый счетный импульс осуществл ет запись состо ний выходов первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ.8 и второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 9 соответственно в третий D-триггер 10 и четвертый D-триггер 11, а второй целый счетный импульс осуществл ет запись состо ний выходных разр дов счетчика 1 в статический регистр 6. На выходе этого регистра формируетс двоичный код, величина N которого пропорциональна разности фаз входного и опорного импульсов.

В режиме синхронизма, когда разность фаз импульсов входного и опорного сигнала переходит через л (что соответствует нулевому значению фазовой характеристики ЦЧФД), происходит переключение выхода (К + 1)hro знакового разр да статического

регистра 6 из Г в О или из О в Г в зависимости от направлени изменени разности фаз входного и опорного сигнала. Одновременно осуществл етс переключение К младших выходных разр дов статического регистра 6 соответственно из нулевых значений в единичные или из единичных в нулевые в зависимости от направлени изменени разности фаз импульсов входного и опорного сигналов. В этом случае в результате сост зани фронтов сигналов на входах первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8 по вл етс импульсна помеха единичного уровн . Однако последовательна запись сначала состо ни выхода первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8 в третий D-триггер 10, а затем состо ний выходных разр дов счетчика 1 в статический регистр 6, осуществл ема с помощью выходных импульсов БП 4, поступающих за импульсом входного сигнала, исключает возможность включени первого D-триггера 12 или второго D-триггера 13 от импульсной помехи единичного уровн .

Если частота импульсов входного сигнала , поступающих по входу 5 больше частоты опорных импульсов, поступающих по входу 2 (fBx ton), то разность фаз этих сигналов убывает от цикла к циклу в направлении от 2 тг до О, одновременно убывает и величина двоичного кода N на выходе цифрового частотно-фазового дискриминатора (фиг. 2а). Когда разность фаз входного и опорного сигналов достигает в момент времени ti значени 0°, а величина двоичного кода на выходе ЦЧФД - значени Мобр.мэкс. происходит скачкообразное изменение разности фаз входных сигналов от 0° до 2 тг . Одновременно происходит переключение (К+1)- го знакового разр да статического регистра 6 из О в 1 (фиг. 2ж), с помощью которого осуществл етс запись 1 с выхода третьего D-триггера 10 (фиг. 2и) в первый D-триггер 12.

Временна диаграмма третьего D-триггера 10 (фиг. 2и) формируетс с помощью элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8, на входы которого поступают сигналы с выхода К-го (фиг. 2е) и инверсного выхода (К+1)-го (фиг. 2з) разр дов статического регистра 6. На пр мом выходе Д-триггера 12 по вл етс 1 (фиг. 2к), а на инверсном - О, что вызывает по вление Г на выходе второго элемента И-НЕ 18 (фиг 2п), т.е. в старшем значащем разр де выходного кода ЦЧФД. Эта 1 отключит младшие значащие разр ды выходного кода ЦЧФД, поступающего через блок запрета 7, и удержит Г на выходе элемента ИЛИ 16. На выходе третьего

элемента И-НЕ 19. т.е. в знаковом разр де выходного кода ЦЧФД установитс О (фиг. 2р). ЦЧФД перешел в режим сравнени частот со знаком О.

В режиме сравнени частот 1 с пр мого выхода первого D-триггера 12, поступа на инверсный R-вход шестого D-триггера 15, снимает его обнуление. Приуменьшении частотной расстройки уменьшаетс скорость изменени разности фаз входного и опорного сигналов и в момент времени t2 частоты входного и опорного сигналов станов тс равными по величине, скорость изменени разности фаз равна нулю, после

чего мен етс знак разности частот и начинает возрастать от цикла к циклу разность фаз входного и опорного сигналов в направлении от 0 до 2 л: .В момент времени t2 происходит скачкообразный сдвиг фазы на

п сигнала на выходе четвертого D-триггера 11 (фиг. 2д) относительно сигнала с инверсного выхода (i+1)-ro разр да (фиг. 2г) статического регистра 6, которые поступают соответственно на D- и С-входы шестого

D-триггера 15. Временна диаграмма выхода четвертого D-триггера 11 (фиг. 2д) формируетс с помощью элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 9, на выходы которого поступают сигналы с выхода i-ro (фиг. 26)

и инверсного выхода (i+1}-ro (фиг. 2г) разр дов статического регистра 6. В момент времени т.3 происходит переключение инверсного выхода (+1}-го разр да статического регистра б из О в 1 (фиг. 2г), с

помощью которого осуществл етс запись 1 с выхода четвертого D-триггера 11 (фиг. 2д)в шестой D-триггер 15. Нулевой импульс с инверсного выхода шестого D-триггера 15 (фиг. 2н), воздейству на инверсный S-вход

второго D-триггера 13. устанавливает на его выходе 1 (фиг. 2л). Единичные уровни на выходах первого элемента И-НЕ 17, вызывают по вление импульса нулевого уровн на его выходе, с помощью которого осуществл етс выключение сначала D-триггеров 12 и 13, а затем шестого D-триггера 15. На выходе второго элемента И-НЕ 18 (фиг. 2п) по вл етс О, а на выходе третьего элемента И-НЕ 19 (фиг. 2р) - 1. Происходит

выключение режима сравнени частот. ЦЧФД переходит в режим сравнени фаз и устанавливает режим синхронизма.

В режиме сравнени частот на интервале ti...t3J многократно осуществл етс переключение i младших выходных разр дов статического регистра 6 из нулевых значений в единичные или из единичных в нулевые в зависимости от направлени изменени разности фаз импульсов входного и опорного сигналов. В этом случае в результате сост зани фронтов сигналов на входах второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 9 по вл етс импульсна помеха единичного уровн , котора может вызвать ложный переход мз режима сравнени частот в режим сравнени фаз. Однако последовательна запись сначала состо ни выхода второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 9 в четвертый D-триггер 11, а затем состо ний выходных разр дов счетчика 1 в статический регистр б, осуществл ема с помощью выходных импульсов БП 4, поступающих за импульсом входного сигнала, включает возможность включени от импульсной помехи единичного уровн шестого D-триггера 15 или п того D-триггера 14 в зависимости от направлени изменени разности фаз входных сигналов.

Аналогично происходит работа ЦЧФД, когда частота входных импульсов меньше опорных (fex ton). Только в этом случае разность фаз входных сигналов сначала увеличиваетс от цикла к циклу в направлении от 0 до 2 л и переход в режим сравнени частот осуществл етс после включени второго D-триггера 13, а переход в режим сравнени фаз происходит после изменени знака разности частот, когда начинает уменьшатьс от цикла к циклу разность фаз входных и опорных сигналов в направлении от 2 п до 0. В этом момент происходит скачкообразный сдвиг фазы на лхигналэ на выходе четвертого D-триггера 11 относительно сигнала с выхода (i+1)-ro разр да статического регистра б, которые поступают соответственно на D- и С-входы п того D- триггера 14.

Временные диаграммы выхода четвертого D-трштера 11 и выхода {i+1)-ro разр да статического регистра 6 соответствуют диаграммам , приведенным на фиг. 2дифиг. 2в на интервале ti...t2J. Включаетс п тый D- триггер 14 и нулевой импульс с его инверсного выхода, воздейству на инверсный S-вход первого D-триггера 12, устанавливает на его выходе 1, Единичные уровни на входах первого элемента И-НЕ 17 вызывают по вление импульса нулевого уровн на его выходе, с помощью которого осуществл етс выключение сначала D-триггеров 12 и 13, а затем п того D-триггера 14, Происходит выключение режима сравнени частот. ЦЧФД переходит в режим сравнени фаз, Выключение режима сравнени частот в предлагаемом дискриминаторе осуществл етс в непосредственной близости от момента равенства частот входного и опорного сигналов, что приводит к значительному сокращению времени перехода из режима сравнени частот в режим сравнени фаз.

Значение i должно находитс в пределах 1 i К-1, причем уменьшение I благопри тно сказываетс на сокращении времени перехода из режима сравнени частот в режиме сравнени фаз.

Использование изобретени позволит

0 по сравнению с известным уменьшить длительность и амплитуду выброса фазовой ошибки и, следовательно, увеличить быстродействие систем частотно-фазовой автоподстройки частоты.

5 По данному техническому предложению изготовлен макет цифрового частотно- фазового дискриминатора. Были проведены его испытани . Результаты испытаний положительные .

Claims

0 Формула изобретени

Цифровой частотно-фазовый дискриминатор , содержащий последовательно соединенные счетчик, вход и выход сброса которого вл ютс соответственно входом

5 счетных импульсов и входом опорных импульсов , статический регистр и блок запрета , первый и второй D-триггеры, D-входы которых объединены, С-входы подключены соответственно к пр мому и инверсному вы0 ходам (К-Н)-го знакового разр да статического регистра, первый элемент И-НЕ, входы которого подключены к пр мым выходам первого и второго D-триггеров, а выход - к инверсным R-входам первого и второго

5 О триггеров, второй элемент И-НЕ, вход которого подключены к инверсным выходам первого и второго D-триггеров, последовательно соединенные элемент ИЛИ, входы которого подключены к инверсному выходу

0 (К-М)-го знакового разр да статического регистра и выходу второго элемента И-НЕ, и третий элемент И-НЕ, другой вход которого подключен к инверсному выходу второго D- триггера, а также первый элемент ИСКЛЮ5 ЧАЮЩЕЕ ИЛИ, один вход которого и вход управлени блока запреты подключены к инверсному выходу (К+1)-го знакового разр да статического регистра, выход блока за- прета и выход второго элемента И-НЕ

0 вл ютс выходами значащих разр дов цифрового частотно-фазового дискриминатора, а выход третьего элемента И-НЕ - его выходом знакового разр да, отличающийс тем, что , с целью повышени стабильности и со5 кращени времени перехода из режима сравнени частот в режиме сравнени фаз, в него введены третий D-триггер. включенный между выходом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, другой вход которого подключен к выходу К-ro разр да статического регистpa , и объединенными D-входами первого и второго D-триггеров, последовательно соединенные второй элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, входы которого подключены к выходу 1-го, где (1 I К -1} и инверсному выходу (I + 1)-го разр дов статического регистра , и четвертый D-триггер, п тый и шестой D-триггеры, D-входы которых подключены к пр мому выходу четвертого D-триггера, С- входы - к пр мому и инверсному выходам (I + 1)-го разр да статического регистра, инверсные R-входы - к пр мому и выходам

первого и второго D-триггеров, инверсные выходы п того и шестого D-триггеров подключены к инверсным S-входам первого и второго D-триггеров соответственно, а также блок прив зки импульсов входного сигнала к счетным импульсам, один вход которого подключен к входу счетных импульсов, другой вл етс входом цифрового частотно-фазового дискриминатора, первый выход подключен к С-входам третьего и четвертого D-триггеров , а второй выход - к входу разрешени записи статического регистра.

Фиг.{

/1

м

//

i

ft-..

Л

-/

Фиг.2