SU1336123A1 - Устройство дл контрол блоков оперативной пам ти - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано дл  функционального контрол  блоков оперативной пам ти. Цель изобретени  - повышение точности контрол . Устройство содер-. жит генератор 1, выход которого подключен к счетному входу счетчика 2, выходы 14 и -15 первого и второго разсо СдЭ 05 ьо САЭ

Description

13

р дов которого подключены к входам дешифратора 3 и используютс  дл  фрр- мировани  управл ющих сигналов на выходах 19 и 20 дешифратора 3. Сигнал с-выхода 2b  вл етс  сигналом сопровождени  адреса (младшей части), Сиг- .нал сопровождени  старшей части адреса формируетс  из сигналов с выходов 19 и 20 на выходе 21 элемента И 4. Мультиплексор 5 на своих выходах 11 формирует адресные коды, старшую и младшие части в зависимости от сигнала на выход триггера 6, управл емого сигналами с выходов 19 и 20. Данные на выходах 25 устройства получаютс  путем передачи кодов с выходов 23

1

Изобретение относитс  к автомати- .ке и вычислительной технике и может быть использовано дл  функционального контрол  как отдельных корпусов микросхем оперативных запоминающих -устройств (ОЗУ) с мультиплексируемыми и немультиплексируемыми адресньН ми входами, т.е. ОЗУ соответственно динамического и статического типа, так и построенных на их основе блоков ОЗУ произвольной емкости и организации .

Цель изобретени  - повьшение точности контрол  устройства.

На фиг,1 показана блок-схема устройства; на фиг.2 - временна  диаграма работы устройства на примере контрол  динамического ОЗУ.

Устройство содержит генератор 1, счетчик 2 (с количеством разр дов п+К+2,гдеп - количество адресных входов контролируемого ОЗУ, К - количество входов данных ОЗУ), дешифратор 3, первый элемент И 4, мульти- плексор 5, триггер 6, элемент 7 задержки , анализатор 8 кодов (например сигнатурный анализатор), второй элемент И 9, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 10, адресные выходы 11, вхо- дц 12 данных, выход 13 генератора 11 выход 14 первого младшего разр да (СТО) счетчика -2, выход 15 второго разр да (СТ1) счетчика 2, выход 16 третьего разр да (СТ2) счетчика 2,

23

счетчика 2 через группу элементов ИСКЛЮЧАМВ1ЕЕ ИЛИ 10. Причем в одном из тактов, а именно в четвертом-такте (при наличии на трех младших выходах 14-16 счетчика 2 единичных сигналов), элемент И 9 вырабатывает единичный сигнал, поступающий на входы элементов 10, и данные на выходах 25 инвертируютс . Это происходит в момент запрета записи в блок оперативной пам ти. В дальнейшем анализатор 8 кодов при считывании данных определ ет правильность работы блока пам ти, в частности при наличии сигнала запрета записи. 2 ил.

выход 17 режима устройства (ЧТЕНИЕ и ЗАПИСЬ), выход 18 сигнала сопровождени  адреса, выход 19 дешифратора 3, выход 20 дешифратора 3 (сигнал сопровождени  адреса CAS), выход 21 эле- мента И 4 (сигнал сопровождени  адреса RAS), выход 22 первой группы счетчика 2, определ ющие младшие разр ды адресного кода контролируемого блока пам ти (при п адресных входах последним разр дом, определ ющим старший разр д адресного кода, будет разр д , п +2 счетчика 2), выход 23 третьей группы выходов счетчика 2 (в общем случае с разр да п + 3), предназначенный дл  выдачи данных контролируемого блока пам ти, выход 24 второго элемента И П и выходы 25 данных устройства .

Устройство работает следующим образом .

Генератор 1, формиру  синхроимпульсы , запускает двоичньш счетчик 2, который с помощью выходов 14 (СТО) и 15 (СТ1) и выходов двоичного дешифратора 3 - 19(1) и 20(2) вырабатьшает управл ющие сигналы сопровождени  адреса 20 (CAS) и 21 (RAS). Сигналы с выходов 19 и 20 управл ют работой мультиплексора 5, триггера 6 и элемента 7 задержки, обеспечивающих дл  динамических ОЗУ мультиплексацию адресных выходов младших и старших разр дов . Вход данных имеет посто нное

нулевое состо ние во врем  первого цикла адресного перебора теста (режим чтени  1/запись 0) и посто нное единичное состо ние во врем  второго пикла адресного перебора теста (режим ЧТЕНИЕ О/ ЗАПИСЬ 1). Во врем  действи  четырехтактного сигнала ЧТЕНИЕ в двух первых тактах имеет место запрет чтени , в третьем такте раз- решение чтени , в четвертом вновь запрет чтени , и выходные сигналы контролируемого блока оперативной пам ти в соответствии с ее таблицей состо ний/переходов отличаютс  от этих двух режимов (при запрете чтени  - обычно высокоимпедансное состоние , при разрешении чтени  - соответствующа  записанна  ранее информаци  0/1), Поэтому будут вы влены такие неисправности, которые привели бы к отсутствию чтени  во врем  его разрешени  или, наоборот, к чтению информации во врем  запрета чтени , поскольку анализатор 8 регист- рирует выходную информацию контролируемого блока оперативной пам ти в каждом такте и перемещение ожидаемой информации из одного такта в другой будет зарегистрировано анализа- тором 8.

Во врем  действи  четьфехтактно- FO сигнала ЗАПИСЬ в двух первых тактах имеет место запрет записи, в третьем такте разрешение записи, в четвертом вновь запрет записи, и выходные сигналы контролируемого блока оперативной пам ти в соответствии с ее таблицей состо ний/переходов не отличаютс  дл  этих двух режимов (обычно и при запрете и при разрешении записи на выходе высокоимпедансное состо ние). Поэтому вы вление таких неисправностей, которые привели бы к отсутствию записи вообще, просто обеспечиваетс  сигнатурным анализатором 8 при последующем счи- тьшании информации. Но вы вление таких неисправностей, которые привели бы к осуществлению записи информации не только во врем  наличи  ее разрешени  (т.е. в третьем также четырехтактного сигнала ЗАПИСЬ) обеспечиваетс  в предлагаемом устройстве благодар  тому, что на входе данных контролируемого блока пам ти состо ние входа данных инвертируетс  в четвертом такте, когда имеет место режим запрета записи, и в случае осуществлени  при этом собственно записи информации, запишетс  инверсна  информаци  по отношению к записываемо при разрешении записи, что и будет зарегистрировано в дальнейшем анализатором 8 при считьшании информации . Дл  автоматической инверсии входной информации в каждом четвертом такте сигнала ЗАПИСЬ введен элемент И 9 (осуществл юш 1Й конъюнкцию выходны сигналов с выходов 14-16 первых трех разр дов счетчика 2), выходной сигнал 24 которого, складыва сь по модулю 2 с сигналами на выходах 23 счетчика 2 с помощью элементов ИСКЛЮЧАЮП1ЕЕ ИЛИ 10 (их число равно К-1), обеспечивает требуемые инверсные сигналы на выходах 25.

Формула .изобретени 

Устройство дл  контрол  блоков оперативной пам ти, содержащее генератор , выход которого подключен к счетному входу счетчика и синхровхо- ду анализатора кодов, информационные входы которого  вл ютс  информационными входами устройства, дешифратор, первый и второй входы которого подключены соответственно к первому и второму выходу счетчика, третий выход которого  вл етс  выходом режима устройства , первый элемент И, первый вход которого подключен к первому выходу дешифратора и входу элемента задержки , выход которого подключен к установочному входу триггера, синхро- вход которого подключен к второму выходу дешифратора и второму входу первого элемента И и  вл етс  первым выходом сигнала стробировани  адреса устройства, выход первого элемента И  вл етс  вторым выходом сигнала стробировани  адреса vcтDOЙcтвa, информационный вход триггера  вл етс  входом сигнала логического нул  устройства, мультиплексор, информационные входы первой и второй групп которого подключены к выходам соответственно первой и второй групп счетчика, выход старшего разр да которого подключен к входу запуска анализатора кодов, выход триггера подключен к управл ющему входу мультиплексора, выходы которого  вл ютс  адресными выходами устройства, отличающеес  тем, что, с целью повышени  точности контрол , оно содержит второй эле-.

51336123

мент И и группу элементов ИСКЛЮЧАЮЩЕЕ входы которых подключены к выходам ИЛИ, вьпсоды которьпс  вл ютс  выходами третьей группы счетчика, первьй, вто- данных устройства, выход второго эле-. РОЙ и третий входы второго элемента мента И под1 лючен к первьп. входам g « подключены.к соответствунлцим вько- элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, вторые дам счетчика.

/ ЛШШЛЛЛЯП

/«mjbmijnjiJiJiJiJiJ

г

Чтение апись

2ff.

JT

25

Л.

Фиг. 2

п

п

л

JT

ЪГ

Claims (1)

1. Формула .изобретения

   Устройство для контроля блоков оперативной памяти, содержащее генератор, выход которого подключен к счетному входу счетчика и синхровходу анализатора кодов, информационные входы которого являются информационными входами устройства, дешифратор, первый и второй входы которого подключены соответственно к первому и второму выходу счетчика, третий выход которого является выходом режима устройства, первый элемент И, первый вход которого подключен к первому выходу дешифратора и входу элемента за-* держки, выход которого подключен к установочному входу триггера, синхровход которого подключен к второму выходу дешифратора и второму входу первого элемента И и является первым выходом сигнала стробирования адреса устройства, выход первого элемента И является вторым выходом сигнала стробирования адреса vcTnoftcTBa, информационный вход триггера является входом сигнала логического нуля устройства, мультиплексор, информационные входы первой и второй групп которого подключены к выходам соответственно первой и второй групп счетчика, выход старшего разряда которого подключен к входу запуска анализатора кодов, выход триггера подключен к управляющему входу мультиплексора, выходы которого являются адресными выходами устройства, отличающееся тем, что, с целью повышения точности контроля, оно содержит второй эле5 мент И и группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы которых являются выходами данных устройства, выход второго элемента И подключен к первым входам элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, вторые входы которых подключены к выходам третьей группы счетчика, первый, второй и третий входы второго элемента g И подключены.к соответствующим выходам счетчика.

   хллплллллл

   19 ~U LT LT^-'Ll LI U ULI—

   20 U LI--LJ--U--LT--υ~υLT

   221_______J-------—I_________I—]

   23 L-__________._______ r~ '1 го I---------(Ί__Π_________Tl_Π

   251_________Π________Π LILI

   Фиг. 2