SU1045230A1 - Устройство дл тестового диагностировани - Google Patents

Abstract

1.УСТРОЙСТВО ДЛЯ ТЕСТОВОГО ДИАГНОСТИРОВАНИЯ, содержащее наборное поле, блок формировани  тестов, регистр сдвига, дешифратор, блок индикации и генератор тактовых импульсов , причем выход записи адреса и группа выходов адреса наборного пол  соединены соответственно с первым входом записи адреса и первой группой Bxo-t, доз адреса блока формировани  тестов , информационные выходы которых соединены с входами объектаконтрол , выходы дешифратора соединены с группой входом блока индика.-- ции, отличающеес  тем, что, с целью повышени  быстродойсви , в него введены реверсивный счетчик, триггер режима тестировани , триггер ошибки, триггер режима работы, блок пам ти, регистр кода отказа, группа регистров сдвига, коммутатор, формирователь одиночного импульса, элемент задержки,.четыре элемента ИЛИ, семь элементов И, , группа элементов ИЛИ и три группы элементов И, причем выходы реверсивного счетчика соединены с входами первого элемента ИЛИ, выход которого соединен с первым инверсным входом первого элемента И, выход которого соединен с первым- в Годом второго эле- мента ИЛИ, выход которого соединен с единичным входом триггера ошиб- , кИу единичный выход которого соединен с входом блока индикации, втора  группа входоВ адреса блока формировани  гестов и .информационные входы регистров сдвига группы соединены с выходами объекта кон-хрол , первый выход конца тестировани  блока формировани  тестов через элемент задержки соединен с первым входом второго элемента И, выход которого соединен с первым входом треть-его элемента ИЛИ, выход которого соединен с единичным входом триггера режима работы, второй выход конца тестировани  блока формировани  тестов соединен с первым входом третьего элемента И и первыми входами элементов. И первой группы, вторые входы которых соединены с адресными выходами блока формировани  тестов ,, выход четвертого элемента И соединен с вторым входом записи блока формировани  тестов, вход режима работы которого соединен с единичным выходом триггера режима тестировани , вторым входом третьего . элемента И и первым входом п того ч О элемента И, второй вход которого соедивен с выходом формировател  одиночного импульса, вход которого соединен с первым входом шестого эле мента И и единичным выходом триггера режима работы, нулевой выход которого соединен с первыми входами четвертого и седьмого элементов И, выход режима тестировани  наборного пол  соединен с единичным входом триггера режима тестировани , нулевой выход которого соединен со вторыми входами второго и седьмого элементов И, выход нулевых установок наборного пол  соединен с .:нулевыхвходами всех триггеров И регистров устройства и входом сброса блока формировани  тестов, выход третьего элемента И соединен, со вторым входом третьего элемента ИЛИ, выход запуска наборного пол  соединен с входом

Description

запуска генератора тактовых импульсо выход которого соединен со вторыми входами четвертого и шестого элементов И и третьим входом седьмого элемента И, выход которого соединен .с суммирующим входом реверсивного счетчика, сдвиговым входом регистра сдвига и первым входом четвертого элемента ИЛИ, выход которого соединен со сдвиговыми входами всех регистров сдвига группы, выходы элементов И первой группы соединены с первыми входами соответствующих элементов ИЛИ группы, выходы которых соединены с адресными входами блока пам ти , выходы которого соединены с информационными входами регистра кода отказа, группа выходов информационных разр дов которого соединена с вторыми входами соответствующих элементов ИЛИ группы и .первыми входами соответствующих элементов И второй. группы, выходы которых соединены с. входами дешифратора, выход разр да отказа регистра кода отказа соединен с вторыми входами элементов И второй группы, входом сброса генератора тактовых импульсов, инверсными входами п того и шестого элементов И и вторым инверсным входом первого элемента ИЛИ, выход п того элемента И соединен со вторым входом второго элемента ИЛИ, выход шестого элемента И соединен с управл ющим входом блока пам ти, вычитающим входом реверсивного счетчика, синхронизирующим входом регистра кода отказа и .вторым входом четвертого элемента ИЛИ, нулевой выход триггера ошибки соединен с управл ющим входом генератора тактовых импульсов, первые входы каждого 1 -г элемента И третьей группы ( гт 51-1,где - число разр дов регистра сдвига) соединены с единичным выходом -i-ro разр да регистра сдвига , вторые входы каждого 1 -го элемента И третьей группы соединены с нулевым выходом (i+l)-ro разр да

регистра сдвига, единичный 6 -1о разр да регистра сдвига и вы- ходы элементов И третьей группы соединены с соответствующими управл ющими входами коммутатора, группы информационных входов которого соединены с выходами соответствующих регистров сдвига группы, выходы коммутатора соединены с вторыми входами соответствующих элементов ИЛИ группы.

2. Устройство по П.1, о т л ичающеес  тем, что блок формировани  тестов содержит регистр адреса , регистр тестов, блок пам ти, элемент ИЛИ, группу элементов И и группу элементов ИЛИ, причем первый вход элемента ИЛИ соединен с первым входом записи адреса блока, второй вход элемента ИЛИ, управл ющий вход блока пам ти и синхронизирующий вход регистра тестов соедине.н со вторым . входом записиадреса блока, перва  группа информационных входов регистра адреса соединена с выходами элементов ИЛИ группы, первые и вторые входы которых соединены с первой

группой входов адреса, блока и выхо дами элементов И группы соответственно , втора  группа входов адреса блока соединена с первыми входами элементов И группы, вторые входы которых соединены с входом режима работы блока нулевые входы регистра адреса и регистра тестов соединены с

входом сброса блока, выходы регистра адреса соединены с адресным выходом блока и входами адреса блока- пам ти , выходы которого соединены с информационными входами регистра тестов , информационна  и адресна  группы выходов которого соединены соответственно -с информационными выходами блока и второй группой информационных входов регистра адреса, первый и второй выходы конца тестировани  регистра тестов  вл ютс  соответственно первым и вторым .выходами конца тестировани  блока.

1

Изобретение относитс  к вычислительной технике и может быть использовано дл  тестового диагностировани  широкого класса объектов радиоэлектроники .

Известно устройство дл  тестового диагностировани , содержащее генератор тестов, блок дешифрации и блок управлени .

Недостатками данного устройства  вл етс  возможности обнаружени 

только одиночных дефектов и отсутствие самоконтрол . Кроме того, с расширением класса объектов контрол дл  указанного устройства требуетс  введение существенной избыточности в устройстве дл  перестройки дешифраторов .

Наиболее близким по технической сущности  вл етс  устройство дл  обнаружени  неисправностей, содержащее дешифратор, блок индикации. формирователь, тактовых сигналов, регистр сдвига, объект контрол ,генератор тестов, сумматор и блок вво да,первый выход которого соединен с первым входом генератора тестов, информационный выход которого соединен с информационным входом объек та контрол , выходы дешифратора сое динены со вторым входом блока индикации 2 . Недостатками известного устройства  вл ютс  возможность реализации только безусловных тестов,которые превосход т по длине и времени реализации условные тесты при одном и том же результате, воз можность обнаружени  только одиноч ных отказов, что ограничивает глубину диагностики, ограниченност класса контролируемых объектов,что св зано с необходимостью перестрой ки дешифраторов исправности и отказов , а также отсутствие контрол  правильности работы устройства диагностйррвани , Цель нзобретени  - повышение быстродействи  устройства. Поставленна  цель достигаетс  тем, что в устройство дл  тестового диагностировани , содержащее наборное поле, блок -формировани  тестов, регистр сдвига, дешифратор блок индикации и генератор тактовы импульсов, причем выход записи адреса и группа выходов адреса наборного пол  соединены соответственно с первым входом записи адреса и пер вой группой входов адреса блока фор мировани  тесгов, информационные вы ходы которого соединены с входами объекта контрол ,- выхода дешифратора соединены с группой входов блока индикации, введены реверсивный счет чик, триггер режима тестировани , триггер ошибки, триггер режима работы , блок пам ти, регистр кода отказа , группа регистров сдвига, коммутатор , формирователь одиночного импульса, элемент задержки, четыре элемента ИЛИ, семь элементов И,груп па элементов ИЛИ и три группы элементов И, причем выходы реверсивног счетчика соединены с входами первого элемента ИЛИ, выход которого, сое динен с первым инверсным входом пер вого элемента И, выход которого сое динен с первым входом второго элемента ИЛИ, выход которого соединен с единичным входом триггера ошибки , единичный выход которого соединен с входом блока индикации, втора  группа входов адреса блока формировани  тестов и информационные входы регистров сдвига группы соединены с выходами объекта контрол , первый выход конца тестировани  блока формировани  тестов через эле мент задержки соединен с первым входом второго элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, выход которого соединен с единичным входом триггера режима работы, второй выход конца тестировани  блока формировани  тестов соединен с первым входом третьего элемента И и первыми входами элементов И первой группы, вторые входы которых .соединены с адресными выходами блока формировани  тестов, выход четвертого элемента И соединен со вторым входом записи адреса блока формировани  тестов,вход режима работы которого соединен с единичным выходом триггера режима тестировани , вторым входом третьего элемента И и первым входом п того элемента И, второй вход которого соединен с выходом формировател  одиночного импульса, вход которого соединен с первым входом шестого элемента И и единичным выходом триггера режима работы,нулевой выход которого соединен с первыми входами четвертого и седьмого элементов И,выход режима тестирова- ни  наборного пол  соединен с единичным входом три1гера режима тестировани , нулевой выход которого соединен со вторыми входами второго и седьмого элемента И,, выход нулевых установок наборного пол  соединен с нулевыми входами всех триггеров и регистров устройства и входом сброса блока формировани  тестов, выход третьего элемента И соединен со вторым входом третьего элемента ИЛИ, выход запуска наборного пол  соединен с входом запуска генератора тактовых импульсов, выход которого соединен со вторыми входа-ми четвертого и шестого элементов И и третьим входом седьмого элемента И, выход которого соединен с суммирующим входом реверсивного счетчика, сдвиговым входом регистра сдвига и первым входом четвертого элемента ИЛИ, выход которого соединен со %. сдвиговыми входами всех регистров сдвига группы, выходы элементов И первой группы соединены с первыми входами соответствующих элементов ИЛИ группы, выходы которых соединены с адресными входами блока пам ти , выходы i oToporo соединены с информационными входами регистра кода отказа, группа выходов информационных разр дов которого соединена со вторыми входами соответствующих элементов ИЛИ группы и первыми входами соответствующих элементов И второй группы, выходы которых соединены с входами дешифратора, выход разр да отказа регистра кода отказа соединен со вторыми входами элементов И второй группы, входом сброса генератора тактовых импульсов. инверсными входами п того и шес ,того элементов И и вторым инверсным входом первого элемента ИЛИ выход п того элемента И соединен со вторым входом второго элемента .ИЛИ, выход шестого элемента И соединен с управл ющим входом блока пам ти, вычитающим входом реверсивного счетчика, синхронизирующим вхо дом регистра кода отказа и вторым входом четвертого элемента ИЛИ, нул вой выход триггера ошибки соединен управл ющим входом генератора тактовых импульсов, первые входы каждого i-ro элемента И третьей группы (1€ iS t-lf где - число разр дов регистра сдвига) соединены с единич ным выходом i-ro разр да регистра сдвига, вторые входы каждого i-ro элемента И третьей группы соединены с нулевымвыходом (i+l)-ro разр да регистра сдвига, единичный выход 1-го разр да регистра сдвига и выхо ды элементов И третьей группы соединены с соответствующими управл ющими входами коммутатора, группы информационных входов которого сое динены с выходами.соответствующих регистров сдвига группы, выходы коммутатора соединены со вторыми входами соответствующих .элементов ИЛИ группы. Кроме того, блок формировани  те тов содержит регистр адреса,регистр тестов, блок пам ти,элемент ИЛИ, группу элементов И и группу элементов ИЛИ, причем первый вход элемен та ИЛИ соединен с первым входом .за . писи адреса блока, второй вход эле мента ИЛИ, управл ющий вход блока пам ти и синхронизирующий вход регистра тестов соединены со.вторым входом записи адреса блока, перва  группа информационных, входов регис адреса соединена с выходами элементов ИЛИ группы, первые и вторые входы которых соединены с первой группой входов адреса блока и выходами элементов И группы соответственно ,, втора  группа входов адреса блока соединена с первыми вхо дами элементов И группы, вторые вхо ды которых соединены с входом режима работы блока, нулевые входы регистра адреса и регистра тестов соединены со входом сброса блока, выходы регистра адреса соединены с адресным выходом блока и входами адреса блока пам ти, выходы которо соединены с информационными входам регистра тестов, информационна  и адресна  группы выходов которого с единены соответственно с информаци ными выходами блока и второй группой информационных входов регист; ра адреса, первый и второй выходы : конца тестировани  регистра тестов I  вл ютс  соответственно первым и вторым выходами конца тестирйвани блока. Управление процессом тестировани  и дещифрации ведетс  в двух режимах; безусловного и условного тестировани . По вилась возможность производить эапись информации, поступающей от широкого класса объектов контрол , при безусловном тестировании , а также выдачу информации при дещифрации в нужной последовательности . Обеспечиваетс  контроль правильности времени окончани  дешифрации и блокировка работы устройства при ошибках. Проводитс  дешифра ци  результатов как условного,так и безусловного тестировани . Возможно организовать условное тестирование и при дешифрации результатов условного тестировани  подать адрес кода отказа на блок пам ти. На фиг.1 и 2 приведена структурна  схема устройства дл  тестового диагностировани ; на фиг, 3 - функциональна  схема наборного пол ;на фиг. 4 - функциональна  схема блока индикации. Устройство дл  тестового диагностировани  {фиг. 1 и 2)- содержит наборное поле 1, триггер 2 режима тестировани , блок 3 формировани  тестов, содержащий группу 4 элементов И, группу 5 элементов ИЛИ, элемент ИЛИ 6, регистр 7 адреса, блок 8 пам ти, регистр 9 тестов, информационную группу 10 и адресную группу 11 выходов регистра 9 тестов, а также первый 12 и второй 13 выходы конца тестировани  регистра 9 тестов , объект 14 контрол , реверсивный счетчик 15, первый элемент ИЛИ 16, первый элемент И 17, второй элемент ИЛИ 18, триггер 19 ошибки,первую группу 20 элементов И, элемент 21 задержки, второй 22 и третий 23 элементы И, третий элемент ИЛИ 24, триггер 25 ре.жима работы, четвертый 26 и п тый 27 элементы И, формирователь 28 одиночного импульса, шестовй элемент И 29, блок 30 па- . м ти, регистр 31 кода отказа, группу 32 выходов .информационных разр дов к выход 33 разр да отказа регистра 31 кода отказа, группу 34 элементов ИЛИ, вторую группу 35 элементов И, дешифратор 36, блок 37 индикации, генератор 38 тактовых импульсов,содержащий генератор 39, триггер 40 управлени  тактовыми импульсами и элемент И 41, седьмой элемент И 42, регистр 43 сдвига, третью группу 44 элементов И, четвертый элемент ИЛИ 45, группу 46 регистров сдвига и коммутатор 47, Наборное поле 1 (фиг, 3) содержит шину 48 питани  ( 1 ) , группу кнопок с возвратом посредством второго нажати , кнопкь, 49 дл  фор мировани  сигнала записи адреса, записывающего адрес первого теста в регистр 7 адреса, выход 50 запис адреса наборного пол , группу 51 кнопок дл  набора адреса первого теста, группу 52 выходов адреса по л , кнопку 53 дл  управлени  триггером 2 режима тестировани  и соответствующий ей выход 54 режима тестировани  пол , кнопку 55 общего сброса и соответствующий ей выход 56 нулевых установок блока, кнопку 57 управлени  триггером 40 и соответствующий ей выход 58 запуска пол . Блок 37 индикации (фиг. 4) обес печивает индикацию ошибочной работы устройства при подаче сигнала на вход 59 и индикацию номера состо ни  /отказа/ при подаче сигнало на группу 60 входов блока. Устройство содержит средства фор мировани  тестовой последовательно ти, дешифрации результатов контрол управлени  и контрол .. Средства формировани  тестовой последовательности включают группу 4 .элементов И, группу 5 элементов ИЛИ, элемент ИЛИ 6, регистр 7 адреса, блок 8 пам ти, регистр 9 тестов; средства дешифрации ре- зультатовконтрол  - блок 30 пам т регистр 31 кода отказа, группу 34 элементов ИЛИ, вторую группу 35 эл ментов И, дешифратор 36, регистр 4 . сдвига, третью группу 44 элементов И, группу 46 регистров сдвига,коммутатор 47 и блок 37 индикациир средства управлени  - наборное поле 1 , триггер 2 режима тестировани элементы-И 20 , 22 ,23 , 26 , 29. и мент ИЛИ 24, элемент 21 задержки,f триггер 25 режима работы, элемент :ИЛИ.45 и генератор 38-тактовых им пульсов; средства контрол  - реверсивный счетчик 15, Формировател 2 одиночного импульса, элементы ИЛ 16 и 18, элементы И 17 и 27 и триг гер 19 оши бк и. В блоках 8 и 30 пам ти содержат с  соответственно тесты и коды отказов . Единичное состо ние триггера 2 режима вотировани  соответствует режиму условного тестировани , нулевое - безусловного тестировани , В регистры группы 46 записываютс  значени  выходных сигналов объек та. 14 контрол  в пор дке их поступлени . Количество регистров в блоке определ етс  числом выходов объекта 14 контрол , В регистре 43 сдвига при безусло ном тестировании производитс  запис Iчисла наборов теста s виде однопози ционного кода. С помощью третьей группы 44 элементов И и использовани  как пр мых так и инверсных выходов регистра 43 сдвига формируетс  сигнал длины теста (числа наборов теста). Этот единичный сигнал в элементах третьей группы .4 формируетс  только в саMONr старшем разр де, в котором записана единица. Сформированна  таким образом единица позвол ет производить считывание информации с регистров сдвига группы 46, начина  с реакции объекта 14 контрол  на первый набор теста. Например, в регистр 43 сдвига было записано три тактовых импульса. Значит в первых трех разр дах регистра на пр мых выходах будут сформированы единицы, а на инвареных - нули. Следовательно, единица на выходе третьей группы 14 элементов И будет сформирована только в третьем разр де. Значит, при дешифрации результатов будут открыты только третьи разр ды всех групп информационных входов коммутатора 47 В каждом такте дешифрации с регистров сдвига группы 46 будут поступать реакции объекта 14 контрол  на наборы теста в пор дке их записи (начина  с первого), Реверсивный счетчик 15 обеспечи- вает cy Ф1Иpoвaниe числа тактов при генерации тестов, и вычитани  числа тактов при дешифрации результатов-. Рассмотрим работу устройства в р.ежиме безусловкого тестировани . Перед н-ачалом работы кнопкой 55 наборного ПОЛЯ (фиг, 3) устройство приводитс  Б исходное состо ние,Затем с ПОМОЩЬЮ группы 51 кнопок набираетс  адрес первого теста и кнопка 49 через группу 5 элементов ИЛИ. переписываетс  в регистр 7 адреса . После этого управл ющей кнопкой 57 выдаетс  сигнал запуска,обеспечквающик формирование .тактовых .импульсов на вЕ11ко.це .элемента И-41. Тактовые импульсы с выхода элем .акта И 41. через открытый элемент И 26 поступаьэт на бло.с 3 формировани  тестов, а через открытый элемент И 42 на часть средств дешифрации,обеспечивающих запись реакций объекта 14 контрол  в регистр сдвига группы 46, При поступлении первого тактового итлпульса по адресу записанному в регистре 7 адреса из блока 8 пам ти считываетс  информаци  в регистр 9 тестов. При этом в информационной группе 10 выходов регистра 9 тестов содержитс  первый набор теста, а в адресной группе 11 выходов регистра 9 тестов -. старшие разр ды следующего адреса теста. Одновременно реакци  с выходов объекта 14 контрол  записываетс  в регистр сдчига группы 46, а тактовый импульс записываетс .в регистр 43 сдвига и добавл ет единицы в реверсивный счетчик 15,

Новый адрес на входе регистра 7 адреса формируетс  путем подачи информации из адресной группы 11 выходов регистра 9 тестов и информации из наборного пол  1 -.(котора  при безусловном тестировании остаетс  неизменной), Сформированный таким образом новый адрес будет записан в регистр 7 адреса по приходу следующего тактового импульса. Описанный алгоритм продолжаетс  до по влени  .единицы на выходе 12 конца тестировани  регистра 9 тестов (окончание безусловного тестировани ) . выхода 12 конца тестировани  единичный сигнал через элемент 21 задержки (со временем tr необходим дл  записи информации в регистры сдвига группы 46, .регистр 43 сдвига и.реверсивный счетчик 15) поступает через открытый нулевым выходом триггера 2 режима тестировани  э.лемент И 22 и элемент ИЛИ 24 на единичный вход триггера 25 режима работы и переводит его в единичное состо ние, В результате элементы И 26 и 42 закрываютс  и открываютс  элемент И 29, Это соответствует переходу от этапа тестировани  к этапу дешифрации результатов,

На блок 30 пам ти к моменту прихода тактового импульса через элемент И 29 поступает первый адрес дешифрации с элементов. ИЛИ группы 34, Старшие разр ды этого .адреса при безусловном тестировании определ ютс  группой 32 выходов информационных разр дов регистра 31 кода отказа в котором записаны нули до прихода . первого импульса считани  на блок 30 пам ти. Младшие разр ды соответствуют значени м реакций объекта 14 контрол  на первы.й тест. Эти реакции записаны в регистрах сдвига группы 46 и поступают на блок 30 пам ти как младшие разр ды адреса состо ни  дешифрации через коммутатор 47 и элементы ИЛИ х руппы 34, По первому адресу с блока 30 пам ти считываетс  второй код .дешифрации .в регистр 31 кода отказа,-Одновременно с этим происходит.сдвиг информации в регистрах сдвига группы 46„ Новый код. дешифрации содержит значени  старших разр дов следующего код адреса, записываег- ые в информационные разр ды регистра 31 кода отказа и значение сигнала отказа, записыва емое в разр д отказа регистра 31 кода отказа. Если значение этого разр да равно нулю, то дешифраци  продолжаетс , т.е.формируетс  Следующий код адреса элементами ИЛИ группы 34, по значени м информационной группы 32 выходов регистра 31 кода отказа и значени м реакции объекта 14 контрол  на второй тест, которые

к этому моменту поступают на эле ,ме;нты ИЛИ группы 34 Процесс д&тлфрации продолжаетс  до тех пор.пока в разр д отказа регистра 31 кода отказа не будет записана единица Единица на выходе 33 разр да отказа регистра 31 свидетельствует о том, что определен код отказа объекта 14 контрол . Этот код содержитс  в i группе 32 выходов информационных разр дов регистра 31, С по влением единицы на выходе 33 разр да отказа регистра 31 закрываетс  элемент И 2 и устанавливаетс  в нулевое состо ние триггер 40, В результате прекращаетс  подача тактовых импульсов и заканчиваетс  процесс деи.ифрациИс Разрешающий с.игнал с выхода. 33 разр да ошибки регистра 31 кода ошибки обеспечивает прохождение кода ошибк через элементы И лруппы 35 в дешифртор 36, где он дешифрируетс  и поступает на блок 37 инц:-: сац -:н „

Дешифраци  результатов контрол  ддолжна быть проведена за то же (или меньшее) число тактов, что и тестирование . Проверка этого услови  оргнизуетс  с 1омощью злемекта И 17, на инверсные входы ;(оторого заведены выходк реверсивного счетчика 15 (через злеме -:т -ИЛИ 16) и выход 33 разр да ошибки регистра 31 кода ошики . Если деш.ифраци  не закончилась за число тактов равное .плиие теста (на выходе 33 разр.чда ошибки регистра 31 нет единицы), то в момент обнулени  счетчика 15 ка выходе элемета И 17 сформируетс  сигнал ошибки, который переведет триггер 19 ошибки в е.дкничнсе состо ние, В результате элементом И 41 блокирзстс  ра .бота устройства а сигнал огиибки подаетс  на блок 37 к дикации ,

Рассмотрим работу устройства в режргме усло-ено1ю тесткрсванн -,

Перед нача1;ол: усаовнсгс тестировани  кнопкой 55 (фиг,, 3) устройс во приводитс  3 исходное состо ние,, Затем с помощью группы 5J. кнопок набираетс  а..црес первого набора условного теста и кнопкой 19 через элементы ИЛИ группы 5 переписьтваегс  в регистр 7 арреса. После этого кнопка гру.ппы 51 переводитс  в исходное состо ние, а кнопкой 53 триггер 2 режима тестировани  переводитс  j;i едккичнсе состо ние (в режим услоЕкого тестировани ) с. С noMoiaJsio jfHonKH 57 выдаетс  , обеспечивающий формирование тактовы импульсов на выходе элемента И 41, Тактовые мпульсы с выхода элемента И 41 через элемент И 26 (открытый нулевым выходом триггера 25 режима работы) начинают iiocTynaTb на вход блока 3 форми.рованк  тестов „ По приходе первого тактового т-лпульса адрес из регистра 7 а.:ареса поступает в блок 8 пам ти. В результате на информационной группе 10 выходов регистра 9 тестов по вл етс  первый набор теста, а на адресной группе 11 выходов - старшие разр ды следую щего адреса, которые поступают на вторую группу входов регистра 7 адреса . Реакци  объекта 14 контрол  через открытые элементы И группы 4 и элементы ИЛИ группы 5 поступают на первую группу входов регистра 7, адреса как младшие разр ды следующего адреса теста, .При поступлении следующего тактового импульса вновь сформировавшийс  адрес записываетс  в регистр 7 адреса и поступает в блок 8 пам ти. Далее описанный процесс повтор етс  до по влени  едини цы на втором выходе 13 конце тестировани  регистра 9 тестов, котора  через открытый элемент И 23 и элемент 24 переводит триггер 25 режима работы в единичное состо ние. В результате тритлгер 25.режима работы своим единичным выходом обеспеуивает подготовку к работе элемента И 2 а нулевым закрывает элемент И 26. Поступление следующего тактового имлульса обеспечивает подачу в блок 30 пам ти из регистра 7 адреса через открытые элементы И группы 20 и элементы ИЛИ группы 34 адреса, по которому записан код отказа. Код отказа поступает на группы 32 выходов информационных разр дов регистра 31 а на выходе 33 разр да отказа по вл етс  единица, котора  позвол ет провести дешифрацию кода отказа в де . шифраторе 36. С дешифратора 36 номер отказа поступает в блок 37 индикации . Кроме того, единичный сигнал с выхода 33 регистра отказа поступает на нулевой вход триггера 40 и устанавливает его в нулевое состо ние. В результате блокируетс  подача .тактовых импульсов и устройство прекращает работу. При условном тестировании по адресу , считываемому из регистра 7 адpefca в блок 30 пам ти, на группе 32 выходов информационны разр дов регистра 31 должен быть код отказа, а на выходе 33 разр да отказа - еди ница. . . Проверка последнего услови  реализуетс  с помощью элемента И 27 и . формировател  28 одиночного импульса , который позвол ет сформировать импульс, сдвинутый во времени на один такт. Если при поступлении первого тактового импульса через элемент И 29 на блок 30 пам ти на выходе 33 разр да отказа регистра 31 не по витс  единичный сигнал, то на выходе элемента И 27 по витс  единица, котора  переведет триггер 19 ошибки в единичное состо ние В результате работа устройства блокируетс , а в блок 37 индикации выдаетс  сигнал ошибки. Таким образом, повышение надежности диагностировани  устройства обеспечиваетс  введением узлов, КОНТРОЛИРУЮЩИХ работу устройства. Повышение-быстродействи  устройства осуществл етс  путем организации режима условного тестировани . Быстродействие устройства по сравнению с прототипом повышаетс  на 60%,

м

-fu

гп

ж.

гп

/

m

..

55

ТР

.

(риг-2

50

.5/ -о

Я -о

-О

,J

Claims (2)

1.УСТРОЙСТВО ДЛЯ ТЕСТОВОГО ДИАГНОСТИРОВАНИЯ, содержащее наборное поле, блок формирования тестов, регистр сдвига, дешифратор, блок индикации и генератор тактовых импульсов, причем выход записи адреса и группа выходов адреса наборного поля соединены соответственно с первым входом записи адреса и первой группой вхо-t.. дов адреса блока формирования тестов, информационные выходы которых соединены с входами объекта'контроля, выходы дешифратора соединены с группой входом блока индика.·ции, отличающееся тем, что, с целью повышения быстродейсвия, в него введены реверсивный счетчик, триггер режима тестирования, триггер ошибки, триггер режима работы, блок памяти, регистр кода' отказа, группа регистров сдвига, коммутатор, формирователь одиночного импульса, элемент задержки, четыре элемента ИЛИ, семь элементов И,Г группа элементов ИЛИ и три группы элементов И, причем выходы реверсивного счетчика соединены с входами первого элемента ИЛИ, выход которого соединен с первым инверсным входом первого элемента И, выход которого соединен с первым- входом второго элемента ИЛИ, выход которого соединен с единичным входом триггера ошиб- , ки, единичный выход κοτοροίο соеди нен с входом блока индикации, вторая группа входов адреса блока формирования Жестов и информационные входы регистров сдвига группы соединены с выходами объекта контроля, первый выход конца тестирования блока формирования тестов через эле менте задержки соединен с первым входом второго элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, выход которого сое динен с единичным входом триггера режима работы, второй выход конца тестирования блока формирования тес тов соединен с первым входом третьего элемента И и первыми входами элементов И первой Группы, вторые входы которых соединены с адресными выходами блока формирования тестов, выход четвертого элемента И соединен с вторым входом записи блока формирования тестов, вход режима работы которого соединен с еди- '2 ничным выходом триггера режима тес- “ тирования, вторым входом третьего элемента И и первым входом пятого элемента И, второй вход которого соединен с выходом формирователя одиночного импульса, вход которого соединен с первым входом шестого эле мента И и единичным выходом триггера режима работы, нулевой выход которого соединен с первыми входами четвертого и седьмого элементов И, выход режима тестирования наборного поля соединен с единичным входом триггера режима тестирования, нулевой выход которого соединен со вторыми входами второго и седьмого элементов И,' выход нулевых установок наборного поля соединен с .-нулевыхвходами всех триггеров И регистров устройства и входом сброса блока фор мирования тестов, выход третьего элемента И соединен, со вторым входом третьего элемента ИЛИ, выход запуска наборного поля соединен с входом

1045230 , запуска генератора тактовых импульсов, выход которого соединен со вторыми входами четвертого и шестого элементов' И и третьим входом седьмого элемента И, выход которого соединен с суммирующим входом реверсивного счетчика, сдвиговым входом регистра сдвига и первым входом четвертого элемента ИЛИ, выход которого соединен ’со сдвиговыми входами всех регистров сдвига группы, выходы элементов И первой группы соединены с первыми входами соответствующих элементов ИЛИ группы, выходы которых соединены с адресными входами блока памяти, выходы которого соединены с информационными входами регистра кода отказа, группа выходов информационных разрядов которого соединена с вторыми входами соответствующих элементов ИЛИ группы и первыми входами соответствующих элементов И второй. группы, выходы которых соединены с. входами дешифратора, выход разряда отказа регистра кода отказа соединен с вторыми входами элементов И второй группы, входом сброса генератора тактовых импульсов, инверсными входами пятого и шестого элементов И и вторым инверсным входом первого элемента ИЛИ, выход пятого элемента И соединен со вторым входом второго элемента ИЛИ, выход шестого элемента И соединен с управляющим входом блока памяти, вычитающим входом реверсивного счетчика, синхронизирующим входом регистра кода отказа и вторым входом четвертого элемента ИЛИ, нулевой выход триггера ошибки соединен с управляющим входом генератора тактовых импульсов, первые входы каждого Ί -го элемента И третьей группы ( 1-е 7

51-1,где £— число разрядов регистра сдвига) соединены с единичным выходом i-ro разряда регистра сдвига, вторые входы каждого 1 -го элемента И третьей группы соединены с нулевым выходом (i+l)-ro разряда регистра сдвига, единичный выход

6-го разряда регистра сдвига и вы- ходы элементов И третьей группы соединены с соответствующими управляющими входами коммутатора, группы информационных входов которого соединены с выходами соответствующих регистров сдвига группы, выходы коммутатора соединены с вторыми входами соответствующих элементов ИЛИ группы.

2. Устройство по п.1, о т л и— чающееся тем, что блок формирования тестов содержит регистр адреса, регистр тестов, блок памяти, элемент ИЛИ, группу элементов И и группу элементов ИЛИ, причем первый вход элемента ИЛИ соединен с первым входом записи адреса блока, второй вход элемента ИЛИ, управляющий вход блока памяти и синхронизирующий вход регистра тестов соединен со вторым . входом записи’адреса блока, первая группа информационных входов регистра адресе! соединена с выходами элементов ИЛИ группы, первые и вторые входы которых соединены с первой группой входов адреса, блока и выходами элементов И группы соответственно, вторая группа входов адреса блока соединена с первыми входами элементов И группы, вторые входы которых соединены с входом режима работы блока, нулевые входы регистра адреса и регистра тестов соединены с входом сброса блока, выходы регистра адреса соединен^ с адресным выходом блока и входами адреса блока· памяти, выходы которого соединены с информационными входами регистра тестов, информационная и адресная группы выходов которого соединены соответственно с информационными выходами блока и второй группой информационных входов регистра адреса, первый и второй выходы конца тестирования регистра тестов являются соответственно первым и вторым .выходами конца тестирования блока.