SU1039025A1 - Paralle-series analog-digital converter - Google Patents

Abstract

ПАРАЛЛЕЛЬНО-ПОСЛЕДОВАТЕЯЫЙЛЙ АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ, .содержащий входной блок, вход которого соединен с входной шиной, а выход .подключен к первому входу Формировател  разностного сигнала и входу первого цифрового амплитудного анаг лизатора, опорные входы которого соединены с соответствующими выходами первого блока опорных напр жений, а выход через последовательно подключенные первый шифратор и блок пам ти, первый вход управлени  которюго соединен со стробирующей шиной под- .ключен к соответствующим старшим разр дам выходной шины и входам цифро-ангшогового преобразовател , выход которого соединен с вторым входом формировател  разностного : сигнала, выход которого соединен с входом второго цифрового амплитудного анализатора, опорные входы ко торого подключены к соответствующим выходам второго блока опорных напр жений , а выход - к первому входу второго шифратора, выходщ которого соединены с.соответствующими младшими разр дами выходной шины, о тли чающийс  тем, что, . с целью повышени  быстродействи  и точности преобразовани , в него введены формирователь дополнительного компенсирующего сигнала,дифровой анализатор, формирователь эталонных сигналов и блок управлени , 1эход которого соединен о стробирующей шиной, а выход через формирователь эталонных сигналов подключен к входу первого блока опорных напр жений и непосредственно к второму входу управлени  блока па .м ти входу управлени  цифрового анализатора , вход которого соединен с выходом младшего разр да первого шифратора, а выход - с вторым входом второго шифратора и входом формиСО ровател  дополнительного к шенсо о сирующёго сигнала, выход которого подключен к входу второго блока опорных напр жений. 1ч9 сдPARALLEL-LAST ANALOG-DIGITAL CONVERTER TOOLS, containing an input unit whose input is connected to the input bus and output connectors are connected to the first input of the Differential signal former and the input of the first digital amplitude ana- lyzer of the converter, the connectors of which are the connectors connected with the differential signal generator and the input of the first digital amplitude ana- lyzer of the converter, which connectors are connected with the connectors. and the output through the serially connected first encoder and the memory block, the first control input, which is connected to the strobe bus, is connected to the corresponding senior bits. am of the output bus and the inputs of the digital-analogue converter, the output of which is connected to the second input of the differential former: a signal whose output is connected to the input of the second digital amplitude analyzer, whose reference inputs are connected to the corresponding outputs of the second reference voltage block, and the output to the first the input of the second encoder, the output of which is connected to the corresponding lower order bits of the output bus, about which,. in order to increase speed and accuracy of conversion, an additional compensating signal generator, a diffraction analyzer, a reference signal generator and a control unit, whose 1-pass is connected to the gate bus, are inputted to it, and the output is connected to the input of the first reference voltage unit and directly to the second control input of the unit pa. mti the control input of the digital analyzer, the input of which is connected to the low-order output of the first encoder and the output from the second th input of the second encoder and the input to the additional formiSO rovatel Shensoy siruyuschogo of signal, which output is connected to the input of the second unit bearing stresses. 1h9 pr

Description

Изобретение относитс  к вычислительной и измерительной технике и м жет быть использовано в аппаратуре автоматического контрол  и управпени  дл  преобразовани  аналоговог сигнала в цифровой код. . Известен аналого-цифровой преобразователь (АЦП), который содержит шесть резисторов, п ть компараторов шифратор и регистр; усилитеоть, три ключа, два элемента И-НЕ, элемент И два элемента И-ИЛИ-НЕ, два триггера и логическое устройство. Первый вход усилител  соединен с вторыми входами первого и п того компараторов, а выход соединен с вто рыми входами первого и п того компараторов , а выход соединен с вторыми входами второго третьего и четвертого компараторов. Второй вход усили,те л  соединен с выходами трех ключей, вход первого ключа соединен с общей шиной источника эталонного напр жени вход второго ключа соединен с первым входом п того компаратора, первый вход третьего ключа - с п тым и шестым резисторами, управл ющий вход первого ключа через элемент И-НЕ - с вторым входом элемента И, с выходом второго элемента И-ИЛИ-НЕ и с первым входом второго триггера. Вторые входы триггеров соединены с входной шиной генератора тактовых импульсов Два выхода каждого триггера соединены с четырьм  входами логического устройства. Четыре входа первого эле мента И-ИЛИ-НЕ соединены соответственно с первым выходом первого, второго, третьего и четвертого компа раторов и с п тым, шестым, седьмым и ВОСЬМЫМ входами логического устрой ства г четыре входа второго элемента И-ИЛИ-НЕ соединены соответственно с вторыми выходами второго, третьего, четвертого и п того компараторов и сдев ть1м, дес тым, одиннадцатым и двенадцатым входами логического устройства. Второй выход первого ком паратора и первый выход п того компаратора соединены соответственно с тринадцатым и четырнадцатым входам логического устройства, а его выход соединен с входом шифратора, а выход элемента И соединен с входом третьего ключаCl. Недостатком преобразовател  при многоразр дном преобразовании  Ьл етс  большое число пороговых элрментов во втором разр де обработки . Известен параллельно-последовательный АЦП, содержащий входной блок, выход которого соединен с первым входом формировател  резйстного сигнала и с входом первого параллельного АЦП, выполненного на цифровом амплитудном анализаторе, блоке опорных напр жений, шифраторе и блоке пам ти, выход первого, АЦП подключен через цифроаналоговый преобразователь ЦАП к второму входу формировател  разностного сигнала, выход которого соединен с вторым параллельным АЦП младших разр дов обработки Гз .. К недостаткам известного преобразовател  следует отнести ограниченн то точность и быстродействие. Цель изобретени  - повышение быстродействи  и точности преобразовани . Поставленна  цель достигаетс  тем, что, в параллельно-последовательный а.налого-цифровой преобразователь , содержащий входной блок, вход которого соединен с входной шиной, а выход подключен к первому входу формировател  разнод,тного сигнала и входу первого цифрового амплитудного . анализатора, опорные входы которого ссгединены с соответствующими выходами первого блока опорных напр жений, а выход через последовательно подключенные первый шифратор и блок пам ти, первый вход управлени  которого соединен со стробирующей шиной подключен -к соответствующим старшим разр дам выходной шины и входам цифро-аналогового преобразовател , выход которого соединен с вторым входом формировател  разностного сигнала, выход которого соединен с входом второго цифрового амплитудного анализатора, опорные входы которого подключены к соответствующим выходам второго блока опорршх напр жений , а выход - к первому входу второго шифратора,, выходы которого соединены с соответствующими младшими разр дами выходной шины, дополнительно введены формирователь дополнительного компенсирующего сигнала, цифровой анализатор, формирователь эталонных сигналов и блок управлени , вход которого соединен со стробирующей шиной, а выход через формирователь эталонных сигналов подключен i к входу первого блока опорных напр жений и непосредственно к второму входу управлени  блока пам ти и входу управлени  цифрового анализатора, вход которого соединен с выходом младшего разр да первого шифратора,. а выход - с вторым входом второго шифратора и входом формировател  дополнительного компенсирующего сигнала , выход которого подключен к входу второго блока опорных напр жений . На фиг.1 приведена структурна  электрическа  схема параллельно-последовательного аналого-цифрового , преобразовател  (АЦП), на фиг.2 временные диаграмг-ы опорных сигналов U-jc ,. к входных сигналови ,.у ,и„ HUgx,,. на фиг.3 - уров Tono Hu rui oB и„ ,и блока опорных сигнадбв, разностного с:игнала иех и уровень пьедестала Ugp Т носительнд нулевого уровн .ио. . АЦПсодержит входной блок 1,циф-. роамплитудный анализатор 2 и 3(ЦАА блоки 4 и 5 опорных напр жений, шифраторы 6 и 7, блок 8 пам ти, цифроаналоговый преобразователь 9,блок 10 управлени , цифровой анализатор J.U управЛ НЛП , UИЧi- 1..1«...- -г 11, формирователь 12 эталонных сигналов , формирователь 13 дополнительного компенсирующего сигнала ,(1/3, 2/3,0)Uon 1 и формирователь 14 раз ностного сигнала. Устройство работает следующим образом.. При подаче входного сигнала на входной блок 1 (например, устройство выборочной фиксации - аналогового сигнала на него поступает стробирующий импульс Uc-rpB результате чего уровень UBX запоминаетс  и поступает на ЦАА 2, где происходит преобразование его в унитарный код, а затем после шифратора 6, в двоичный, который поступает на входы блока 8 паг. м ти, где и записываетс  по приходу импульса записи с блока 10 управлени . С другой стороны младший раз-г р д с выхода шифратора 6 соединен с входом цифрового анализатора 11, который осуществл ет анализ изменени входного кода после прихода сигнала с блока 10 управлени , который одновременно поступает также на вход запуска формировател  12 этало ного сигнала. С выхода этого формировател  сигнал в виде.последовательности двух импульсов положитель ной и отрицательной пол рности. Уро вень которых равен одной третьей части шага квантовани , поступает . на блок 4 опорных на пр же ни и, в реультате чего они параллельно- измй ютс  (фиг. 2 ). Если входной сигнал UBXV находит  в пределах 0.ивх/|(и1,-Ц.)(Фиг.2«) о произойдет изменение выходного коа на выходе в пределах шифратора б.. Если ВХОДНОЙ сигнал лежит в ределах1Си,)./|(.) о на вых одеш5 фратора 6 код не изменитс .. . Если ВХОДНОЙ fj- ЛнЛнгЛ.)-, гггг Ь &Ъ1уи1ин-ке; .. кода произойдет во врем  Действи  положительной пол рности импульса вс  эта информаци  поступает на входы цифрового анализатора который выдает цифровой «од на. вто рой ход шифратора 7 и на вход уп равлени  формировател  13 Дополни Цельного компенсирующего на выходе которого Формируетс  сигнал 2,, V. илиОО,г,1 -- . . II . li 1 f I TF пИЛИ VvJrtf. iEoLr nS-:js;s h Г -оторый : ойазуетс  из выходного сигнала U, и компенсирующего сигнала ЦАП У, попадает в зону опорных сигналов , и -и„ и ЦАА 3 выдает унитГрный код , который в совокупности с колом блока И в 7 преобразуетЬ  в выходной код млад ших разр дов преобразовател . В результате осуществлени  допол нительного анализа . .ла повышаетс  точность преобразова, ни . кроме того, за счет совмещени  анализа дополнительных Разр дов с временем переходного процесса форми разностного сигнала повы-.. шаетс  также быстродействие АЦП.The invention relates to computing and measuring technology and can be used in automatic control equipment to convert an analog signal into a digital code. . The analog-to-digital converter (ADC) is known, which contains six resistors, five comparators, an encoder, and a register; Amplification, three keys, two AND-NOT elements, an AND AND OR-NOT element, two triggers and a logic device. The first input of the amplifier is connected to the second inputs of the first and fifth comparators, and the output is connected to the second inputs of the first and fifth comparators, and the output is connected to the second inputs of the second third and fourth comparators. The second input of the force, the body is connected to the outputs of the three keys, the input of the first key is connected to the common bus of the source of the reference voltage, the input of the second key is connected to the first input of the fifth comparator, the first input of the third key is to the fifth and sixth resistors, the control input of the first key through the element AND-NOT - with the second input element AND, with the output of the second element AND-OR-NOT and with the first input of the second trigger. The second inputs of the trigger are connected to the input bus of the clock pulse generator. Two outputs of each trigger are connected to the four inputs of the logic device. The four inputs of the first element AND-OR-NOT are connected respectively to the first output of the first, second, third and fourth comparators and to the fifth, sixth, seventh and EIGHT inputs of the logic device g four inputs of the second element AND-OR-NOT are connected respectively with the second outputs of the second, third, fourth, and fifth comparators, and the first, tenth, eleventh, and twelfth inputs of the logic device. The second output of the first comparator and the first output of the fifth comparator are connected to the thirteenth and fourteenth inputs of the logic device, respectively, and its output is connected to the input of the encoder, and the output of the AND element is connected to the input of the third keyClI. The disadvantage of the converter during multi-bit conversion is a large number of threshold tools in the second processing bit. A parallel-serial ADC is known, which contains an input block whose output is connected to the first input of a fast signal shaper and to the input of the first parallel ADC performed on a digital amplitude analyzer, a reference voltage block, an encoder and a memory block, the output of the first ADC is connected via a digital analogue D / A converter to the second input of the delta differential signal generator, the output of which is connected to the second parallel ADC of the lower GZ processing bits. To the disadvantages of the known converter to the next t include limited the accuracy and speed. The purpose of the invention is to increase the speed and accuracy of the conversion. The goal is achieved by the fact that, in parallel-serial, an analog-to-digital converter contains an input unit, the input of which is connected to the input bus, and the output is connected to the first input of the raster signal, and the input of the first digital amplitude signal. analyzer, the reference inputs of which are connected to the corresponding outputs of the first block of reference voltages, and the output through a serially connected first encoder and memory block, the first control input of which is connected to the gate bus is connected to the corresponding higher bits of the output bus and the inputs of the digital-analog converter The output of which is connected to the second input of the differential signal generator, the output of which is connected to the input of the second digital amplitude analyzer, the reference inputs of which are connected The outputs to the first inputs of the second encoder, the outputs of which are connected to the corresponding lower bits of the output bus, are added to the first input of the second encoder; the additional analyzer, the digital analyzer, the driver of the reference signals and the control unit are added; connected to the gate bus, and the output through the driver of the reference signals is connected i to the input of the first block of reference voltages and directly to the second control input Lok memory and the control input of the digital analyzer having an input connected to the output the least significant bit of the first encoder ,. and the output is with the second input of the second encoder and the input of the driver of the additional compensating signal, the output of which is connected to the input of the second block of reference voltages. Figure 1 shows a structural electrical circuit of a parallel-serial analog-to-digital converter (ADC); in Figure 2, time diagrams of reference signals U-jc,. to input signals, .y, and „HUgx ,,. figure 3 - level Tono Hu rui oB and ", and the block of reference sigadbv, difference with: ignition and their pedestal level Ugp T of the zero level of the carrier. . The ADC contains the input unit 1, digits. roamplitude analyzer 2 and 3 (DAC block 4 and 5 of reference voltage, encoder 6 and 7, memory block 8, digital-to-analog converter 9, control block 10, digital analyzer JU control NLP, UICHi- 1..1 "...- -g 11, shaper 12 reference signals, shaper 13 additional compensating signal, (1/3, 2 / 3,0) Uon 1 and shaper 14 difference signal. The device works as follows .. When the input signal is fed to the input unit 1 ( for example, a device for selective fixation — an analog signal — a gating pulse Uc-rpB arrives at it At that, the UBX level is memorized and fed to the CAA 2, where it is converted into a unitary code, and then after the encoder 6, into a binary one, which goes to the inputs of block 8 pg mt, where it is recorded upon the arrival of a recording pulse from block 10 of control On the other hand, the low order from the output of the encoder 6 is connected to the input of the digital analyzer 11, which analyzes the change in the input code after the arrival of the signal from the control unit 10, which also simultaneously enters the trigger input of the former 12. From the output of this driver, the signal is in the form of a sequence of two pulses of positive and negative polarity. The level of which is equal to one third of the quantization step enters. On block 4, the reference points are on the same and, as a result, they are parallel-measured (Fig. 2). If the input signal UBXV is within 0.IVx / | (u1, -C.) (Figure 2), the output signal will change at the output within the encoder b. If the INPUT signal is within 1C,) ./ | ( .) About the output of the Fraud 6 outlet, the code will not change ... If the INPUT fj-LNLNG.) -, yyyy b &b1; The code will occur during the action of the positive polarity of the pulse. All this information is fed to the inputs of a digital analyzer which outputs a digital one. the second move of the encoder 7 and to the input of the control of the imaging unit 13 Supplementary One-Piece Compensating at the Output of which A signal 2, V. OrO, r, 1, is formed. . Ii. li 1 f I TF drank VvJrtf. iEoLr nS-: js; sh Г -which: originates from the output signal U, and the compensating signal of the D / C U, falls into the zone of the reference signals, and -and "and CAA 3 generates a unitary code, which together with the number of the block And in 7 converts into the output code of the lower bits of the converter. As a result of additional analysis. The conversion accuracy is improved, nor. In addition, due to the combination of the analysis of additional Discharges with the time of the transient process of forming a difference signal, the speed of the ADC is also increased.

UxUx

.m-t.m-t

MKMk

UfHUfh

4 four

ииai

Фиг.гFigg

UrmUrm

uUf -UofuUf -Uof

(0)(0)

OoOo

.S.S

Claims (1)

(34) ПАРАЛЛЕЛЬНО-ПОСЛЕДОВАТЕЛЬНЫЙ АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ, содержащий входной блок, вход которо'го соединен с входной шиной, а выход подключен к первому входу формирователя разностного сигнала и входу первого цифрового амплитудного анат лизатора, опорные входа которого соединены с соответствующими выходами первого блока опорных напряжений, а выход через последовательно подключенные первый шифратор и блок памяти, первый вход управления которого соединен со стробирующей шиной подключен к соответствующим старшим разрядам выходной шины и входам цифро-аналогового преобразователя, выход которого соединен с вторым входом формирователя разностного сигнала, выход которого соединен с входом второго цифрового амплитудного анализатора, опорные входа ко• торого подключены к соответствующим выходам второго блока опорных напряжений, а выход - к первому входу второго шифратора, выхода которого соединены с.соответствующими младшими разрядами выходной шины, о тличающинся тем, что, с целью повышения быстродействия и точности преобразования, в него введены формирователь дополнительного компенсирующего сигнала,цифровой анализатор, формирователь эталонных сигналов и блок управления, вход которого соединен со стробирующей шиной, · а выход через формирователь эталонных сигналов подключен к входу первого блока опорных напряжений и непосредственно к второму входу управления блока па.мяти входу управления цифрового анализатора, вход которого соединен с выходом младшего разряда первого шифратора, а выход - с вторым входом второго шифратора и входом формирователя дополнительного компенсирующего сигнала, выход которого подключен к входу второго блока опорных напряжений.(34) A PARALLEL-SERIAL ANALOG-DIGITAL CONVERTER containing an input unit, the input of which is connected to the input bus, and the output is connected to the first input of the differential signal driver and the input of the first digital amplitude analyzer, the reference inputs of which are connected to the corresponding outputs of the first block reference voltages, and the output through a series-connected first encoder and a memory unit, the first control input of which is connected to the gate bus is connected to the corresponding high-order bits bus and inputs of the digital-to-analog converter, the output of which is connected to the second input of the differential signal driver, the output of which is connected to the input of the second digital amplitude analyzer, the reference inputs of which are connected to the corresponding outputs of the second block of reference voltages, and the output to the first input of the second encoder, the output of which is connected with the corresponding lower-order bits of the output bus, characterized in that, in order to increase the speed and accuracy of conversion, a shaper for an additional compensating signal, a digital analyzer, a reference signal generator and a control unit, the input of which is connected to the gate bus, · and the output through the reference signal generator is connected to the input of the first reference voltage block and directly to the second control input of the memory module of the digital analyzer control input, the input of which is connected to the low-order output of the first encoder, and the output - to the second input of the second encoder and the input of the additional compensating signal shaper, output One of which is connected to the input of the second block of reference voltages.