SU1721810A1 - Binary signal conversion device - Google Patents

Abstract

Изобретение относитс  к измерительной технике и предназначено дл  подавлени  помех в трактах преобразовани  сигналов из аналоговой формы в цифровую. Цель изобретени  - повышение помехоустойчивости . Дл  этого в устройство введены n-разр дный преобразователь 1 пр мого параллельного двоичного кода в параллельный код Гре  и n-разр дный преобразователь 3 параллельного кода Гре  в пр мой параллельный двоичный код, соединенные между собой через п включенных параллельно мажоритарных преобразователей 2. 2 ил.The invention relates to a measurement technique and is intended to suppress interference in the paths of converting signals from analog to digital form. The purpose of the invention is to improve noise immunity. For this purpose, an n-bit converter 1 of a direct parallel binary code is entered into the parallel Gre code and an n-bit converter of 3 parallel Gre codes into a direct parallel binary code interconnected via pa connected majority converters. 2 2 il .

Description

ЁYo

Фиг.11

VIVI

юYu

0000

оabout

Изобретение относитс  к измерительной технике и может быть использовано дл  подавлени  помех в трактах преобразовани  сигналов из аналоговой формы в цифровую .The invention relates to a measurement technique and can be used to suppress interference in the signal conversion paths from analog to digital.

Целью изобретени   вл етс  повышение помехоустойчивости,The aim of the invention is to improve the noise immunity,

На фиг.1 представлена блок-схема устройства; на фиг.2 - схема включени  устройства в тракт преобразовани  аналоговых сигналов в цифровые.Figure 1 presents the block diagram of the device; Fig. 2 is a circuit for switching the device on to an analog-to-digital conversion path.

Устройство дл  преобразовани  бинарных сигналов содержит n-разр дный преоб- разователь 1 пр мого параллельного двоичного кода в параллельный код Гре , включенные параллельно п мажоритарных преобразователей 2, n-разр дный преобразователь 3 параллельного кода Гре  в пр мой параллельный двоичный код, входные и выходные шины, шину тактовых импульсов. Входные шины соединены с входами преобразовател  1 пр мого параллельного двоично го кода в параллельный код Гре , выходы которого соединены с информационными входами соответствующих мажоритарных преобразователей 2, соединенных своими тактовыми входами с шиной тактовых импульсов . Выходы всех мажоритарных преобразователей 2 соединены с соответствующими входами преобразовател  3 параллельного кода Гре  в пр мой параллельный двоичный код, выходы которого соединены с выходными шинами.A device for converting binary signals contains an n-bit converter 1 of a direct parallel binary code to a parallel gre code, connected in parallel with a majority converter 2, an n-bit converter of a parallel gre code into a direct parallel binary code, input and output tires, clock bus. The input buses are connected to the inputs of the converter 1 of a direct parallel binary code to the parallel Gre code, the outputs of which are connected to the information inputs of the corresponding majority converters 2 connected by their clock inputs to the clock pulse bus. The outputs of all of the majority converters 2 are connected to the corresponding inputs of the converter 3 of the parallel Gre code in a forward parallel binary code, the outputs of which are connected to the output buses.

Устройство дл  преобразовани  бинар- ных сигналов работает следующим образом .A device for converting binary signals works as follows.

На все п входов преобразовател  1 пр мого параллельного двоичного кода в параллельный код Гре  с входных шин Xn,...,Xi поступают бинарные импульсы, представл ющие собой пр мой параллельный двоичный код. С выходов преобразовател  1 пр мого параллельного двоичного кода в параллельный код Гре  сигналы поступают на информационные входы соответствующих мажоритарных преобразователей 2, осуществл ющих подавление помех. С выходов п мажоритарных преобразователей 2 сигналы поступают на соответствующие входы преобразовател  3 параллельного кода Гре  в пр мой параллельный двоичныйAll p inputs of the converter 1 of the direct parallel binary code receive parallel pulses in the parallel GRE code from the input buses Xn, ..., Xi, which are a direct parallel binary code. From the outputs of the converter 1 of the direct parallel binary code to the parallel code Gre, the signals arrive at the information inputs of the respective majority converters 2, which carry out the interference suppression. From the outputs of the p-majority converters 2, the signals are fed to the corresponding inputs of the converter 3 of the parallel Gre code in a straight parallel binary

код, где формируютс  выходные бинарные импульсы, которые подают на выходные шины YnYI. На тактовые входы всех мажоритарных преобразователей 2 с шины Т тактовых импульсов синхронно с входными импульсами поступают тактовые импульсы с периодом, равным длительности такта, управл ющие их работой.the code where the output binary pulses are generated, which is fed to the YnYI output buses. The clock inputs of all majority converters 2 from the bus T clock pulses synchronously with the input pulses receive clock pulses with a period equal to the duration of the clock, controlling their operation.

Один из способов включени  устройства дл  преобразовани  бинарных сигналов в тракт преобразовани  аналоговых сигналов в цифровые приведен на фиг.2. Этот тракт включает в себ  датчик 4, аналого- цифровой преобразователь 5, устройство 6 дл  преобразовани  бинарных сигналов, устройство 7 цифровой обработки сигналов.One way to turn on a device for converting binary signals to an analog-to-digital signal conversion path is shown in FIG. This path includes a sensor 4, an analog-to-digital converter 5, a device 6 for converting binary signals, a device 7 for digital signal processing.

Если в сигнале присутствуют разр ды, на которые помехи не вли ют, то их можно не подвергать преобразованию данным устройством . Дл  обеспечени  синхронности разр дов выходного сигнала в указанные старшие разр ды необходимо ввести элементы задержки на один такт.If there are bits in the signal that are not affected by interference, then they may not be subjected to conversion by this device. To ensure synchronization of the output bits, the delay bits per clock must be entered into the indicated high bits.

Использование устройства дл  преобразовани  бинарных сигналов позвол ет повысить помехоустойчивость преобразовани  и тем самым улучшить качество измер емой информации.Using a device for converting binary signals improves the noise immunity of the conversion and thereby improves the quality of the measured information.

Claims (1)

Формула изобретени Invention Formula Устройство дл  преобразовани  бинарных сигналов, содержащее п мажоритарных преобразователей бинарных импульсов, тактовые входы которых соединены с шиной тактовых импульсов, входные и выходные шины параллельного двоичного кода.о т л и- чающеес  тем, что, с целью повышени  помехоустойчивости, в него введены п-раз- р дный преобразователь параллельного кода Гре  в пр мой параллельный двоичный код и n-разр дный преобразователь пр мого параллельного двоичного кода в параллельный код Гре , входы и выходы которого соединены соответственно с входными шинами параллельного двоичного кода и с информационными входами мажоритарных преобразователей бинарных импульсов, выходы которых через n-разр дный преобразователь параллельного кода Гре  в пр мой параллельный двоичный код соединены с выходными шинами параллельного двоичного кода.A device for converting binary signals containing binary majority converters of binary pulses, the clock inputs of which are connected to the clock bus, the input and output buses of the parallel binary code, which, in order to improve the noise immunity, are entered into it a parallel converter of a parallel Gre code to a direct parallel binary code and an n-bit converter of a direct parallel binary code to a parallel Gre code, whose inputs and outputs are connected respectively to parallel binary code input buses and informational inputs of the majority converters of binary pulses, the outputs of which are connected to the parallel binary code output buses via an n-bit converter of the parallel Gre code to a direct parallel binary code. Фиг. 2FIG. 2