RU98108892A

RU98108892A - Синтезатор дробных когерентных частот с фазовой синхронизацией

Info

Publication number: RU98108892A
Application number: RU98108892/09A
Authority: RU
Inventors: Де Гу Жан-Люк; Габе Паскаль
Original assignee: Томсон-КСФ
Priority date: 1997-05-07
Filing date: 1998-05-06
Publication date: 2000-03-20

Claims

1. Синтезатор дробных частот с фазовой синхронизацией, содержащий генератор опорной частоты, генератор, управляемый напряжением, схему фазовой автоподстройки частоты, на вход которой подается сигнал от генератора, управляемого напряжением, и сигнал генератора опорной частоты и которая на выходе вырабатывает напряжение управления генератором, управляемым напряжением, и которая содержит фазовый компаратор, который соединен, во-первых, непосредственно с выходом генератора опорной частоты, и во-вторых, с выходом генератора, управляемого напряжением, через счетчик-делитель с регулируемым целочисленным коэффициентом деления, причем этот счетчик-делитель имеет по меньшей мере два последовательных целочисленных коэффициента деления N и N+l и может переключаться с одного на другой и схему для управления мгновенным значением коэффициента деления счетчика-делителя, осуществляющую по меньшей мере одну операцию цифрового накопления по модулю Р с целочисленным приращением К, величина которого может регулироваться и которое меньше Р, и изменяющую мгновенный коэффициент деления как функцию переполнений операции цифрового накопления, при этом в синтезаторе имеется схема управления мгновенным коэффициентом деления счетчика-делителя, которая содержит по меньшей мере один счетчик по модулю Р с единичным приращением, скорость которого задается частотой сигнала генератора опорной частоты и который используется в качестве запоминающего устройства для фазы, задающего изменения значения приращения К операции цифрового накопления, сопровождающиеся изменениями дробного коэффициента деления в моменты времени, которые не изменяют первоначальный сдвиг фазы цифрового накопления относительно сигнала генератора опорной частоты.

2. Синтезатор частот по п. 1, в котором схема управления мгновенным коэффициентом деления его счетчика-делителя содержит, помимо счетчика по модулю Р с единичным приращением, умножитель по модулю Р для умножения значения, подсчитанного счетчиком по модулю Р с единичным приращением, на приращение К цифрового накопителя, компаратор, сравнивающий выходной сигнал умножителя по модулю Р с приращением К цифрового накопления и генерирующий в том случае, когда выходной сигнал умножителя по модулю Р окажется строго меньше значения приращения К цифрового накопления, сигнал переполнения, и устройство синхронизации, синхронизирующее сигнал переполнения компаратора с выходным сигналом счетчика-делителя до подачи его в счетчик-делитель в качестве команды на изменение коэффициента деления.

3. Синтезатор частот по п. 1, в котором схема управления мгновенным коэффициентом деления его счетчика-делителя содержит, помимо счетчика по модулю Р с единичным приращением, умножитель по модулю Р для умножения значения, подсчитанного счетчиком по модулю Р с единичным приращением, на приращение К цифрового накопления, компаратор, сравнивающий выходной сигнал умножителя по модулю Р с приращением К цифрового накопления и генерирующий в том случае, когда выходной сигнал умножителя по модулю Р будет больше или равен разнице между значениями пересчета по модулю Р и приращением К цифрового накопления, сигнал переполнения, и устройство синхронизации, синхронизирующее сигнал переполнения компаратора с выходным сигналом счетчика-делителя до подачи его в счетчик-делитель в качестве команды на изменение коэффициента деления.

4. Синтезатор кратных дробных частот по п. 2 или 3, имеющий в схеме фазовой автоподстройки частоты счетчик-делитель с s целочисленными коэффициентами деления N, N+l,....,N+s и служащую для управления мгновенным значением коэффициента деления счетчика-делителя схему управления мгновенным значением коэффициента деления, которая выполняет параллельно со скоростью генератора опорной частоты s операций цифрового суммирования s относительно простых значений пересчета по модулю Р₁,...,Р_s с различными целочисленными приращениями, меньшими значения пересчета по модулю, и содержит для этой цели s отдельных схем для неявного цифрового суммирования и для детектирования переполнений вычисленного суммирования и цифровой сумматор, который осуществляет на выходе суммирование выдаваемых отдельными схемами s логических сигналов детектирования переполнения, при этом каждая из этих отдельных схем для неявного цифрового суммирования и для детектирования переполнений вычисленного суммирования содержит отдельный счетчик, работающий со скоростью генератора опорной частоты с конкретным значением по модулю Р_i, отдельный умножитель с конкретным значением по модулю Р_i, перемножающий значение, вычисленное счетчиком по модулю Р_i, с переменным просуммированным приращением, и отдельный цифровой компаратор, сравнивающий выходной сигнал умножителя по модулю Р_i с просуммированным приращением и вырабатывающий выходной сигнал, который зависит от результата сравнения.

5. Синтезатор кратных дробных частот по п. 4, имеющий в схеме фазовой автоподстройки частоты счетчик-делитель с тремя последовательными целочисленными коэффициентами деления N, N+1 и N+2 и служащую для управления мгновенным значением коэффициента деления счетчика-делителя схему управления мгновенным значением коэффициента деления, которая выполняет параллельно со скоростью генератора опорной частоты три операции цифрового суммирования трех относительно простых значений по модулю 3, 4 и 5 с различными целочисленными приращениями, меньшими значения пересчета по модулю, при этом умножитель и компаратор каждой отдельной схемы для неявного цифрового суммирования и для детектирования переполнений вычисленного суммирования образованы комбинацией логических схем, соответствующей для пересчета по модулю 3 логическому уравнению

для пересчета по модулю 4 логическому уравнению

для пересчета по модулю 5 логическому уравнению

где n представляет собой количество периодов генератора опорной частоты, начиная с произвольного момента, К представляет собой численное значение накопленного приращения, MSB(x) представляет собой старший разряд х, ISB(x) представляет собой промежуточный разряд х, в предположении, что он закодирован тремя разрядами, a LSB(x) представляет собой младший разряд х.

6. Синтезатор частот по п. 1, в котором схема управления мгновенным коэффициентом деления его счетчика-делителя содержит, помимо счетчика по модулю Р с единичным приращением, накопитель по модулю Р с приращением К, который работает со скоростью генератора опорной частоты, запоминающее устройство для приращения К, на которое подается команда записи с выхода переполнения счетчика по модулю Р с единичным приращением и которое имеет выход для вывода данных и соединено с входом приращения накопителя по модулю Р с приращением К, и устройство синхронизации, синхронизирующее сигнал переполнения накопителя с выходным сигналом счетчика-делителя до подачи его в счетчик-делитель в качестве команды на изменение коэффициента деления.

7. Синтезатор по п. 6, в котором запоминающее устройство для приращения содержит мультиплексор с выходом для вывода данных, адресным входом, соединенным с выходом переполнения счетчика по модулю Р через D-триггерную логическую схему, которая работает со скоростью генератора опорной частоты, и двумя информационными входами, один из которых соединен с его выходом для вывода данных цепью обратной связи, в которую входит D-триггерная логическая схема, которая работает со скоростью генератора опорной частоты.

8. Синтезатор по п. 6, в котором накопитель по модулю Р имеет вход сброса, соединенный с выходом переполнения счетчика по модулю Р через D- триггерную логическую схему, которая работает со скоростью генератора опорной частоты.

9. Синтезатор кратных дробных частот по п. 6, имеющий в схеме фазовой автоподстройки частоты счетчик-делитель с s целочисленными коэффициентами деления N, N+l,...., N+s и служащую для управления мгновенным значением коэффициента деления счетчика-делителя схему управления мгновенным значением коэффициента деления, которая выполняет параллельно со скоростью генератора опорной частоты s операций цифрового суммирования s относительно простых значений пересчета по модулю P₁,...,P_s с различными целочисленными приращениями, меньшими значения пересчета по модулю, и содержит для этой цели s отдельных схем для неявного цифрового суммирования и для детектирования переполнений вычисленного суммирования и цифровой сумматор, который осуществляет на выходе суммирование s логических сигналов детектирования переполнения, выдаваемых отдельными схемами, при этом каждая из этих отдельных схем для неявного цифрового суммирования и для детектирования переполнений вычисленного суммирования содержит совместно счетчик, работающий со скоростью генератора опорной частоты на основе произведения ПP_i значений пересчета по модулю и по отдельности накопитель, работающий с конкретным значением пересчета по модулю Р_i с конкретным приращением на частоте генератора опорной частоты, и отдельное запоминающее устройство для приращения, на которое подается команда записи с выхода переполнения общего счетчика и которое соединено своим выходом для вывода данных с входом приращения отдельного накопителя.