RU98108892A

RU98108892A - SYNTHESIS OF Fractional Coherent Frequencies With Phase Synchronization

Info

Publication number: RU98108892A
Application number: RU98108892/09A
Authority: RU
Inventors: Де Гу Жан-Люк; Габе Паскаль
Original assignee: Томсон-КСФ
Priority date: 1997-05-07
Filing date: 1998-05-06
Publication date: 2000-03-20

Claims

1. Синтезатор дробных частот с фазовой синхронизацией, содержащий генератор опорной частоты, генератор, управляемый напряжением, схему фазовой автоподстройки частоты, на вход которой подается сигнал от генератора, управляемого напряжением, и сигнал генератора опорной частоты и которая на выходе вырабатывает напряжение управления генератором, управляемым напряжением, и которая содержит фазовый компаратор, который соединен, во-первых, непосредственно с выходом генератора опорной частоты, и во-вторых, с выходом генератора, управляемого напряжением, через счетчик-делитель с регулируемым целочисленным коэффициентом деления, причем этот счетчик-делитель имеет по меньшей мере два последовательных целочисленных коэффициента деления N и N+l и может переключаться с одного на другой и схему для управления мгновенным значением коэффициента деления счетчика-делителя, осуществляющую по меньшей мере одну операцию цифрового накопления по модулю Р с целочисленным приращением К, величина которого может регулироваться и которое меньше Р, и изменяющую мгновенный коэффициент деления как функцию переполнений операции цифрового накопления, при этом в синтезаторе имеется схема управления мгновенным коэффициентом деления счетчика-делителя, которая содержит по меньшей мере один счетчик по модулю Р с единичным приращением, скорость которого задается частотой сигнала генератора опорной частоты и который используется в качестве запоминающего устройства для фазы, задающего изменения значения приращения К операции цифрового накопления, сопровождающиеся изменениями дробного коэффициента деления в моменты времени, которые не изменяют первоначальный сдвиг фазы цифрового накопления относительно сигнала генератора опорной частоты.1. A phase-locked fractional frequency synthesizer comprising a reference frequency generator, a voltage-controlled oscillator, a phase-locked loop, to the input of which a signal from a voltage-controlled oscillator, and a signal of a reference frequency generator, and which generates control voltage at the output of a controlled oscillator voltage, and which contains a phase comparator, which is connected, firstly, directly with the output of the reference frequency generator, and secondly, with the output of the generator controlled by by spinning through a counter divider with an adjustable integer division coefficient, and this counter divider has at least two consecutive integer division factors N and N + l and can switch from one to another and a circuit for controlling the instantaneous value of the division coefficient of the counter divider, performing at least one operation of digital accumulation modulo P with an integer increment K, the value of which can be adjusted and which is less than P, and changing the instantaneous division factor to As a function of overflows of the operation of digital accumulation, the synthesizer has a control circuit for the instantaneous division ratio of the counter-divider, which contains at least one counter modulo P with a unit increment, the speed of which is determined by the frequency of the signal of the reference frequency generator and which is used as a storage device for a phase specifying changes in the value of the increment K, the operations of digital accumulation, accompanied by changes in the fractional division coefficient at time instants, which e do not change the initial phase shift of the digital accumulation relative to the signal of the reference frequency generator.

2. Синтезатор частот по п. 1, в котором схема управления мгновенным коэффициентом деления его счетчика-делителя содержит, помимо счетчика по модулю Р с единичным приращением, умножитель по модулю Р для умножения значения, подсчитанного счетчиком по модулю Р с единичным приращением, на приращение К цифрового накопителя, компаратор, сравнивающий выходной сигнал умножителя по модулю Р с приращением К цифрового накопления и генерирующий в том случае, когда выходной сигнал умножителя по модулю Р окажется строго меньше значения приращения К цифрового накопления, сигнал переполнения, и устройство синхронизации, синхронизирующее сигнал переполнения компаратора с выходным сигналом счетчика-делителя до подачи его в счетчик-делитель в качестве команды на изменение коэффициента деления. 2. The frequency synthesizer according to claim 1, wherein the control circuit of the instantaneous division coefficient of its counter-divider contains, in addition to a counter modulo P with a unit increment, a multiplier modulo P to multiply the value calculated by the counter modulo P with a unit increment, by increment To a digital storage device, a comparator comparing the output signal of the multiplier modulo P with an increment of K digital accumulation and generating in the case when the output signal of the multiplier modulo P is strictly less than the increment K digits level accumulation, an overflow signal, and a synchronization device synchronizing the comparator overflow signal with the output signal of the divider counter until it is sent to the divider counter as a command to change the division coefficient.

3. Синтезатор частот по п. 1, в котором схема управления мгновенным коэффициентом деления его счетчика-делителя содержит, помимо счетчика по модулю Р с единичным приращением, умножитель по модулю Р для умножения значения, подсчитанного счетчиком по модулю Р с единичным приращением, на приращение К цифрового накопления, компаратор, сравнивающий выходной сигнал умножителя по модулю Р с приращением К цифрового накопления и генерирующий в том случае, когда выходной сигнал умножителя по модулю Р будет больше или равен разнице между значениями пересчета по модулю Р и приращением К цифрового накопления, сигнал переполнения, и устройство синхронизации, синхронизирующее сигнал переполнения компаратора с выходным сигналом счетчика-делителя до подачи его в счетчик-делитель в качестве команды на изменение коэффициента деления. 3. The frequency synthesizer according to claim 1, wherein the control circuit of the instantaneous division ratio of its counter-divider contains, in addition to a counter modulo P with a unit increment, a multiplier modulo P to multiply the value calculated by the counter modulo P with a unit increment, by increment To digital accumulation, a comparator comparing the output signal of the multiplier modulo P with increment K of digital accumulation and generating when the output signal of the multiplier modulo P is greater than or equal to the difference between the values erescheta mod P and K digital accumulation increment, the overflow signal, and a synchronization device synchronizing the overflow signal of the comparator with the output signal of the counter-divider to supply it to the counter-divider as a command to change the division factor.

4. Синтезатор кратных дробных частот по п. 2 или 3, имеющий в схеме фазовой автоподстройки частоты счетчик-делитель с s целочисленными коэффициентами деления N, N+l,....,N+s и служащую для управления мгновенным значением коэффициента деления счетчика-делителя схему управления мгновенным значением коэффициента деления, которая выполняет параллельно со скоростью генератора опорной частоты s операций цифрового суммирования s относительно простых значений пересчета по модулю Р₁,...,Р_s с различными целочисленными приращениями, меньшими значения пересчета по модулю, и содержит для этой цели s отдельных схем для неявного цифрового суммирования и для детектирования переполнений вычисленного суммирования и цифровой сумматор, который осуществляет на выходе суммирование выдаваемых отдельными схемами s логических сигналов детектирования переполнения, при этом каждая из этих отдельных схем для неявного цифрового суммирования и для детектирования переполнений вычисленного суммирования содержит отдельный счетчик, работающий со скоростью генератора опорной частоты с конкретным значением по модулю Р_i, отдельный умножитель с конкретным значением по модулю Р_i, перемножающий значение, вычисленное счетчиком по модулю Р_i, с переменным просуммированным приращением, и отдельный цифровой компаратор, сравнивающий выходной сигнал умножителя по модулю Р_i с просуммированным приращением и вырабатывающий выходной сигнал, который зависит от результата сравнения.4. A multiple fractional frequency synthesizer according to claim 2 or 3, having a counter-divider with s integer division factors N, N + l, ...., N + s in the phase-locked loop, which serves to control the instantaneous value of the counter division coefficient -divider control circuit of the instantaneous value of the division coefficient, which performs in parallel with the speed of the reference frequency generator s digital summation operations s with respect to simple conversion values modulo P ₁ , ..., P _s with various integer increments smaller than of counting modulo, and contains for this purpose s separate circuits for implicit digital summation and for detecting overflows of the calculated summation and a digital adder that performs the summation of the logical signals of overflow detection generated by separate circuits s, each of these separate circuits for implicit digital summation and for detecting overflows of the calculated summation contains a separate counter operating at the speed of the reference frequency generator with a specific value iem modulo P _i, a single multiplier with a specific value modulo P _i, multiplying the value calculated counter modulo P _i, with variable summing increments and individual digital comparator which compares the output signal of the multiplier modulo P _i with summing increments and generating output a signal that depends on the result of the comparison.

5. Синтезатор кратных дробных частот по п. 4, имеющий в схеме фазовой автоподстройки частоты счетчик-делитель с тремя последовательными целочисленными коэффициентами деления N, N+1 и N+2 и служащую для управления мгновенным значением коэффициента деления счетчика-делителя схему управления мгновенным значением коэффициента деления, которая выполняет параллельно со скоростью генератора опорной частоты три операции цифрового суммирования трех относительно простых значений по модулю 3, 4 и 5 с различными целочисленными приращениями, меньшими значения пересчета по модулю, при этом умножитель и компаратор каждой отдельной схемы для неявного цифрового суммирования и для детектирования переполнений вычисленного суммирования образованы комбинацией логических схем, соответствующей для пересчета по модулю 3 логическому уравнению

для пересчета по модулю 4 логическому уравнению

для пересчета по модулю 5 логическому уравнению

где n представляет собой количество периодов генератора опорной частоты, начиная с произвольного момента, К представляет собой численное значение накопленного приращения, MSB(x) представляет собой старший разряд х, ISB(x) представляет собой промежуточный разряд х, в предположении, что он закодирован тремя разрядами, a LSB(x) представляет собой младший разряд х.5. The multiple fractional frequency synthesizer according to claim 4, having a counter-divider with three consecutive integer division coefficients N, N + 1 and N + 2 in the phase-locked loop and serving to control the instantaneous value of the division coefficient of the counter-divider instantaneous value control circuit division factor, which performs in parallel with the speed of the reference frequency generator three digital summation operations of three relatively simple values modulo 3, 4 and 5 with different integer increments less the conversion values are modulo, while the multiplier and comparator of each individual circuit for implicit digital summation and for detecting overflows of the calculated summation are formed by a combination of logic circuits corresponding to the logical equation for modulo 3 conversion

to convert modulo 4 to a logical equation

for conversion modulo 5 logical equation

where n is the number of periods of the reference frequency generator, starting from an arbitrary moment, K is the numerical value of the accumulated increment, MSB (x) is the highest bit x, ISB (x) is the intermediate bit x, under the assumption that it is encoded by three bits, a LSB (x) is the least significant bit of x.

6. Синтезатор частот по п. 1, в котором схема управления мгновенным коэффициентом деления его счетчика-делителя содержит, помимо счетчика по модулю Р с единичным приращением, накопитель по модулю Р с приращением К, который работает со скоростью генератора опорной частоты, запоминающее устройство для приращения К, на которое подается команда записи с выхода переполнения счетчика по модулю Р с единичным приращением и которое имеет выход для вывода данных и соединено с входом приращения накопителя по модулю Р с приращением К, и устройство синхронизации, синхронизирующее сигнал переполнения накопителя с выходным сигналом счетчика-делителя до подачи его в счетчик-делитель в качестве команды на изменение коэффициента деления. 6. The frequency synthesizer according to claim 1, in which the control circuit of the instantaneous division coefficient of its counter-divider contains, in addition to a counter modulo P with a unit increment, a storage modulo P with increment K, which works with the speed of the reference frequency generator, a storage device for increment K, to which a write command is issued from the counter overflow output modulo P with a single increment and which has an output for outputting data and is connected to the drive increment input modulo P with increment K, and the sync device ronizatsii, synchronizing drive overflow signal to the output signal of the counter-divider to supply it to the counter-divider as a command to change the division factor.

7. Синтезатор по п. 6, в котором запоминающее устройство для приращения содержит мультиплексор с выходом для вывода данных, адресным входом, соединенным с выходом переполнения счетчика по модулю Р через D-триггерную логическую схему, которая работает со скоростью генератора опорной частоты, и двумя информационными входами, один из которых соединен с его выходом для вывода данных цепью обратной связи, в которую входит D-триггерная логическая схема, которая работает со скоростью генератора опорной частоты. 7. The synthesizer of claim 6, wherein the incremental storage device comprises a multiplexer with an output for outputting data, an address input connected to a counter overflow output modulo P through a D-trigger logic circuit that operates at a speed of the reference frequency generator, and two information inputs, one of which is connected to its output for data output by a feedback circuit, which includes a D-trigger logic circuit that works with the speed of the reference frequency generator.

8. Синтезатор по п. 6, в котором накопитель по модулю Р имеет вход сброса, соединенный с выходом переполнения счетчика по модулю Р через D- триггерную логическую схему, которая работает со скоростью генератора опорной частоты. 8. The synthesizer according to claim 6, in which the drive modulo P has a reset input connected to the counter overflow output modulo P through a D-trigger logic circuit that operates at the speed of the reference frequency generator.

9. Синтезатор кратных дробных частот по п. 6, имеющий в схеме фазовой автоподстройки частоты счетчик-делитель с s целочисленными коэффициентами деления N, N+l,...., N+s и служащую для управления мгновенным значением коэффициента деления счетчика-делителя схему управления мгновенным значением коэффициента деления, которая выполняет параллельно со скоростью генератора опорной частоты s операций цифрового суммирования s относительно простых значений пересчета по модулю P₁,...,P_s с различными целочисленными приращениями, меньшими значения пересчета по модулю, и содержит для этой цели s отдельных схем для неявного цифрового суммирования и для детектирования переполнений вычисленного суммирования и цифровой сумматор, который осуществляет на выходе суммирование s логических сигналов детектирования переполнения, выдаваемых отдельными схемами, при этом каждая из этих отдельных схем для неявного цифрового суммирования и для детектирования переполнений вычисленного суммирования содержит совместно счетчик, работающий со скоростью генератора опорной частоты на основе произведения ПP_i значений пересчета по модулю и по отдельности накопитель, работающий с конкретным значением пересчета по модулю Р_i с конкретным приращением на частоте генератора опорной частоты, и отдельное запоминающее устройство для приращения, на которое подается команда записи с выхода переполнения общего счетчика и которое соединено своим выходом для вывода данных с входом приращения отдельного накопителя.9. The multiple fractional frequency synthesizer according to claim 6, having a counter-divider with s integer division coefficients N, N + l, ...., N + s in the phase-locked loop, which serves to control the instantaneous value of the division coefficient of the counter-divider a control circuit for the instantaneous value of the division coefficient, which performs parallel operations of the reference frequency generator s of digital summation operations s with respect to simple conversion values modulo P ₁ , ..., P _s with various integer increments smaller than the conversion value modulo, and for this purpose contains s separate circuits for implicit digital summation and for detecting overflows of the calculated summation and a digital adder that outputs at the output a summation of s logical signals of overflow detection generated by separate circuits, each of these separate circuits for implicit digital summation and to detect overflows of the calculated summation contains together a counter operating at the speed of the reference frequency generator based on the product P _i recalculating the values modulo and individually drive running with a specific value modulo P _i with a specific increment in the frequency of the reference oscillator, and a separate memory for the increment by which the supplied write command is output from the common counter overflows and which is connected to its output for data output with incremental input of a separate drive.