JPH10327071A - 分数性位相同期ループコヒーレント周波数シンセサイザ - Google Patents

分数性位相同期ループコヒーレント周波数シンセサイザ

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JPH10327071A
JPH10327071A JP10139219A JP13921998A JPH10327071A JP H10327071 A JPH10327071 A JP H10327071A JP 10139219 A JP10139219 A JP 10139219A JP 13921998 A JP13921998 A JP 13921998A JP H10327071 A JPH10327071 A JP H10327071A
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JP10139219A
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Gouy Jean-Luc De
ドゥ グウイ ジャン−リュク
Pascal Gabet
ガベ パスカル
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【課題】 今日、単独又は多段分数性位相同期ループ周
波数シンセサイザは可変増分がＫでモジュロ数がＰのデ
ジタル累算器を使用する場合位相がコヒーレントでな
く、その状態は増分に与えられた値の変化の履歴の関数
である。この位相のコヒーレントがないことによりこれ
らのシンセサイザを例えばドップラーレーダの様なある
分野に使用することが不可能である。本発明では位相が
コヒーレントな新規なタイプの単独又は多段の分数性位
相同期ループ周波数シンセサイザを提案している。 【解決手段】 この新規なタイプのシンセサイザは増分
が１の１以上のカウンタを備えており、該カウンタはそ
の比がシンセサイザの基準発振器により設定され、１つ
の増分又は複数の増分に変化を与え基準発振器と同期し
た時点の分数除算比で変化する位相メモリ内に使用され
ていることを特徴としている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は周波数シンセサイ
ザ、特に分数性の位相同期ループを用いた周波数シンセ
サイザに関する。
【０００２】
【従来の技術】多くの分野において、同一周波数の一連
の波の間では位相コヒーレンスを保ちながら異なる周波
数の一連の波を発生し、即ちパイロット信号に対し同一
の位相シフトを保ち、例えばその波のドップラー履歴に
従うことができる必要がある。
【０００３】位相同期ループ周波数シンセサイザは位相
同期ループにより基準発振器に対し位相が同期している
電圧制御発振器を備えており、該位相同期ループは整数
除算又は分数除算により得られる該電圧制御発振器から
の出力信号の副次的な高調波を該基準発振器の信号と比
較している。
【０００４】該除算は整数除算比を有したカウンタ分周
器により行われ、該除算比はそれぞれのオーバーフロー
で更新される。この結果、一連の波の開始は該カウンタ
分周器と常に同期しており、該カウンタ分周器は基準発
振器の信号の周期の間動作している。コヒーレンスがな
くなると分数除算比が生ずる。該分数除算比はこの場
合、カウンタ分周器のオーバーフローが基準発振器の信
号の周期に対して、電圧制御発振器の信号と基準発振器
の信号との周期の最小公倍数に等しい期間にわたり発生
する位相シフトを有して発生する場合の除算比である。
【０００５】今日、分数性位相同期ループ周波数シンセ
サイザには除算ＮとＮ＋１の少なくとも２つの連続した
整数比と、Ｐより小さく調整可能な整数の増分Ｋを有し
たモジュロＰのデジタル累算器とが使用されている。こ
のデジタル累算器は除算比がカウンタ分周器の出力信号
により設定され、ＮからＮ＋１に、及びその逆にこのカ
ウンタ分周器の除算比を切り替えるため使用されてい
る。これらを使用することにより、分数性の除算比を調
整するため使用される増分Ｋの変化に一致する一連の波
の開始は、カウンタ分周器のいかなる未指定のオーバー
フローの間に、これら２つの信号間の周期の最小公倍数
に対応した期間のいくつかの点で、区別することなく種
々の位相シフトの値を有して生ずることができる。この
ランダム性により、もしその間に周波数シンセサイザが
周波数の切替を受けるならば周波数が同じ一連の波の間
にコヒーレンスがなくなる。
【０００６】本発明の目的は、例え周波数がずれた後で
もコヒーレントな信号を発生することができる分数性位
相同期ループ周波数シンセサイザを得ることである。
【０００７】
【課題を解決するための手段】本発明の目的は、基準発
振器と、電圧制御発振器と、入力で該電圧制御発振器の
信号と該基準発振器の信号とを受け、出力に該電圧制御
発振器の電圧コマンドを出力する位相同期ループとを備
え、更に第１に基準発振器の出力に直接接続されてお
り、第２にカウンタ分周器により調整可能な除算の整数
比を有した電圧制御発振器の出力に直接接続されている
位相比較器とを備えた分数性位相同期ループシンセサイ
ザであって、前記カウウンタ分周器がＮとＮ＋１の一方
から他方に切り替えることができるＮとＮ＋１の少なく
とも２つの連続した整数の除算比と、カウンタ分周器に
加えられる除算の瞬時の比を制御する回路とを有し、前
記回路は調整可能でＰより小さい整数の増分Ｋでモジュ
ロＰのデジタル累算の少なくとも１つの演算を行い、デ
ジタル累算の前記演算のオーバーフローの関数として除
算の前記瞬時の比を変えることを特徴とする分数性位相
同期ループのシンセサイザである。このシンセサイザは
カウンタ分周器に加えられた除算の瞬時の比を制御する
回路を有している。この制御回路は基準発振器の信号の
周波数で設定された比を有し、該変化をデジタル累算の
増分Ｋの値に基準発振器と瞬時に同期して与え、その後
部分除算比を変化し同時に所定の周波数に対しパイロッ
ト信号を基準に同じ位相シフトを保つ位相メモリに使用
されている増分が１の少なくとも１つのモジュロＰのカ
ウンタを備えている。
【０００８】好ましい実施例によれば、分数性位相同期
ループ周波数シンセサイザはカウンタ分周器の除算の瞬
時の比を制御する前記回路を有し、この制御回路は増分
が１であるモジュロＰのカウンタに加え、増分が１であ
るモジュロＰのカウンタによりカウントされる値にデジ
タル累算の増分Ｋを乗算するモジュロＰの乗算器と、モ
ジュロＰの乗算器の出力信号とデジタル累算の演算の増
分Ｋを比較し、該モジュロＰの乗算器の出力信号がデジ
タル累算の演算の増分Ｋの値より僅かでも小さいことを
検知した時オーバーフロー信号を発生する比較器と、カ
ウンタ分周器の出力信号を有した比較器のオーバーフロ
ー信号の同期を取り除算の比の変化に対するコマンドと
して該カウンタ分周器に該出力信号を加える同期装置を
備えている。本発明の１つの変形によれば、モジュロＰ
の乗算器の出力信号をデジタル累算の増分Ｋに比較する
比較器は、該モジュロＰの乗算器の出力信号がデジタル
累算の増分Ｋの値より僅かに小さい代わりに、モジュロ
Ｐからデジタル累算の増分Ｋを引いた値以上であること
を検知した時はオーバーフロー信号を発生する。
【０００９】他の実施例によれば、分数性位相同期ルー
プ周波数シンセサイザがカウンタ分周器の除算の瞬時の
比を制御する回路を有し、増分が１であるモジュロＰの
カウンタに加え、増分がＫで比が基準発振器の周波数に
設定されているモジュロＰの累算器と、増分が１のモジ
ュロＰのカウンタのオーバーフロー出力から書き込みコ
マンドを受けデータ読み取り出力を有し、増分がＫでモ
ジュロＰの累算器の増分入力に接続されている増分がＫ
のメモリと、該カウンタ分周器の出力信号を有した累算
器のオーバーフロー信号に同期を取り除算の比を変える
ためのコマンドとして該カウンタ分周器にオーバーフロ
ー信号を加える同期手段とを備えていることを特徴とし
ている。
【００１０】多段分数の段階に適合する１つの変形によ
れば、カウンタ分周器の除算の比の変化の頻度と大きさ
は種々の可変の増分を有したモジュロが比較的上位の整
数Ｐ1 ，Ｐ2 ，…，Ｐs であるデジタル累算の種々の演
算のオーバーフローの発生に左右され、デジタル累算の
これらの演算は基準発振器の周波数で並列に行われてお
り、カウンタ分周器の除算の瞬時の比を制御する回路が
多数の回路に分離されており、分離された回路のそれぞ
れが前記デジタル累算の１つを暗黙的に又は明示的に行
いカウンタ分周期器の比の変化に対するコマンドに加え
られることを特徴としている。
【００１１】
【発明の実施の形態】図１から判るように、整数位相同
期ループ周波数シンセサイザは電圧制御発振器ＶＣＯ１
を備え位相同期ループにより基準発振器２と位相同期し
ている。該位相同期ループはループフィルタ３と、位相
−周波数比較器４と、カウンタ分周器５を備えている。
該ループフィルタ３は電圧制御発振器ＶＣＯ１の電圧制
御入力と、位相−周波数比較器４の出力との間に接続さ
れている。該位相−周波数比較器４は入力を２つ有して
いる：一方の入力は基準発振器２の出力に直接接続さ
れ、他の入力はカウンタ分周器５を通り電圧制御発振器
ＶＣＯ１の出力に接続されている。
【００１２】電圧制御発振器ＶＣＯ１は周波数シンセサ
イザの周波数Ｆ0 の出力信号を出力する。基準発振器２
は周波数Ｆref の基準信号を出力する。カウンタ分周器
５は整数比Ｎにより電圧制御発振器ＶＣＯ１の信号の周
波数Ｆ0 の除算を行い、位相−周波数比較器４に結果を
出し位相同期ループにより次式の周波数の等号が成り立
つようにする： Ｆ0 ＝Ｎ×Ｆref
【００１３】電圧制御発振器ＶＣＯ１の信号と基準発振
器２の信号間の周期の最小公倍数は基準発振器の１周期
に等しい。
【００１４】図１ｂは図１ａの回路の端子に現れる種々
の信号間の時間的な関係を簡単にした図である。この簡
略化された図は位相−周波数比較器４とカウンタ分周器
５により生ずる一定の位相シフトを考慮していない。
【００１５】曲線１０は電圧制御発振器ＶＣＯ１の周波
数Ｆ0 の出力信号を示し、曲線１１はＮを３に等しくな
るようにした時の参照番号が５のＮによるカウンタ分周
器の出力信号を示し、曲線１２は基準発振器２の周波数
Ｆref の信号を示している。
【００１６】図１ｂの破線で示すカウンタ分周器５のオ
ーバーフローは常に基準発振器２の信号の周期の同じ時
点で発生する。シンセサイザから来る一連の波の開始点
はカウンタ分周器５のオーバーフローと一致するが、こ
れはカウンタ分周器の整数比が変化する時のみであるか
らであり、所定の周波数のシンセサイザから来る全ての
一連の波は、例えシンセサイザがこれらの一連の波の間
で周波数にずれを生じても基準発振器２の信号と比較す
るので始めに同じ位相を取る。これらの全ての一連の波
はそれ故当然コヒーレントである。
【００１７】整数除算位相同期ループ周波数シンセサイ
ザは当然にコヒーレントな一連の波を発生する。しか
し、Ｆref に等しい最小周波数偏位の段階を有し、これ
がしばしば非常に大きい欠点を有している。
【００１８】位相同期周波数シンセサイザの最小周波数
偏位を少なくするため、基準発振器の周波数の一部に等
しいシンセスの段階を得ることができる分数シンセスと
呼ばれる周知の技術がある。この技術は位相雑音を悪く
することなく位相同期ループシンセサイザの周波数分解
能を改善する効果を有している。
【００１９】この技術によれば、分数除算が２つの連続
した値ＮとＮ＋１の間の位相同期ループのカウンタ分周
器の整数除算の比の値を大幅に変化することにより得ら
れる。この様に、Ｎ＋Ｋ／Ｐ（ＫとＰは整数で、Ｋ＜
Ｐ）に等しい分数除算比を得るため、位相同期ループの
カウンタ分周器は基準発振器のＰ−Ｋの周期の間は比Ｋ
で、又基準発振器のＫ周期の間は比Ｎ＋１で除算が行わ
れる。
【００２０】位相同期ループのカウンタ分周器の除算比
のこの大幅な変化を得る通常の方法は基準発振器の周波
数で動作する増分がＫのモジュロＰのデジタル累算を使
用することであり、オーバーフローにより値ＮとＮ＋１
の間の除算比を切り替えるため制御入力をアクティブに
する。これは図２ａに示しており、増分がＫのモジュロ
Ｐデジタル累算器６により参照番号５のＮのカウンタ分
周器の出力に接続されたクロック入力と、値ＮとＮ＋１
の間の位相同期ループのカウンタ分周器５の除算比を切
り替える制御入力に接続されたオーバーフロー出力が一
緒にされる。
【００２１】該カウンタ分周器５は分数比Ｎ＋Ｋ／Ｐに
基づき電圧制御発振器の信号ＶＣＯ１の周波数Ｆ0 を分
割し、その値を位相比較器４に送り該位相同期ループが
次式を満たす： Ｆ0 ＝（Ｎ＋Ｋ／Ｐ）Ｆref この式は更に次の様に書くことができる： ＰＴref ＝（ＮＰ＋Ｋ）Ｔ0 ここに、 Ｔref ＝１／Ｆref 及び Ｔ0 ＝１／Ｆ0
【００２２】電圧制御発振器ＶＣＯ１の信号と基準発振
器の信号の間の周期の最小公倍数はもはや基準発振器２
の１周期に等しくなく、Ｐ周期に、又比Ｋ／Ｐが簡単な
形に変えることができないならばＰ周期の約数に等し
い。
【００２３】図２ｂは図２ａの回路の端子に現れる種々
の信号の間の時間的な関係の図である。この図も簡略化
しており、種々の回路、即ち位相−周波数比較器と、カ
ウンタ分周器と、デジタル累算器から生ずる一定の位相
シフトを考慮していない。
【００２４】曲線２０は電圧制御発振器ＶＣＯ１の周波
数Ｆ0 の出力信号を示しており、曲線２１はＮが３に等
しく参照番号５のＮによるカウンタ分周器の出力信号
を、又曲線２２はＰが４に等しく、増分Ｋが１である時
のデジタル累算器６の内容を示しており、曲線２３はオ
ーバーフローのコマンドを、曲線２４は基準発振器２の
周波数Ｆref の信号を示している。
【００２５】Ｎ＝３，Ｋ＝１及びＰ＝４に選んだこの例
では次式の様になる： Ｆ0 ＝（Ｎ＋Ｋ／Ｐ）Ｆref ＝１３／４Ｆref ＝３．２
５Ｆref
【００２６】デジタル累算器６の内容はカウンタ分周器
５からのそれぞれの出力パルスで変化する。Ｃn を基準
発振器２の信号の１周期の間のデジタル累算器の内容と
する。次の周期の間その内容Ｃn+1 は次式に等しい： Ｃn+1 ＝Ｃn ＋Ｋ＝Ｃn ＋１
【００２７】従ってデジタル累算器６のオーバーフロー
は基準発振器２の信号の４周期毎に１回生じ、電圧制御
器の出力で信号を３で除算する代わり、４で除算が行わ
れる。この様に、周波数Ｆ0 の１３の周期が電圧制御発
振器ＶＣＯ１の出力に基準発振器２の周波数Ｆref の４
周期に対し得られ、分数比は３．２５となる。
【００２８】この例では、電圧制御発振器の周波数Ｆ0
の信号と基準発振器の周波数Ｆrefの信号との周期の最
小公倍数は基準発振器の信号の４周期に対する電圧制御
発振器の信号の１３周期である。カウンタ分周器５のオ
ーバーフローは未だ基準発振器２の各周期に現れている
が、該オーバーフローは前述で述べた周期の最小公倍数
に対応した系列の基準発振器２の対象とする周期の位置
に左右される可変の遅延を有して発生する。ここでは、
周期の最小公倍数が基準発振器２の４周期続くので、カ
ウンタ分周器５のオーバーフローは基準発振器２の周期
の間４つの異なった位相シフトの値に対し生ずる。シン
セサイザは周波数Ｆ1 で第１の一連の波を生じ、次にデ
ジタル累算器の増分に変化を含む異なる周波数Ｆ2 の一
連の他の周波数を生じ、最後に周波数Ｆ1 の第２の一連
の周波数を生ずるならば、周波数Ｆ1 の第２の一連の波
が第１の一連の波と同じ位相基準を持つことは不確かで
ある。実際に、シンセサイザの周波数の変化はそれがデ
ジタル累算器の増分の変化に対応している時、カウンタ
分周器５の不特定のオーバーフローの間、即ち４つの異
なる値のあらゆる値を取る位相シフトを有して発生す
る。それ故２つの一連の波は基準発振器の信号に対し同
じ位相シフトを取る必要がない。これによりコヒーレン
スがなくなる。
【００２９】従来の技術の分数性位相同期ループシンセ
サイザの位相コヒーレンスがこの様になくなることは、
予め与えられ異なって指示された増分の値の履歴に対し
デジタル累算器の現在の状態が左右されることによる。
位相コヒーレンスがこの様になくなることは、例えばス
ペクトル純度があり応用することに非常に価値があるに
も拘らずドップラーレーダへの応用の様にある種の応用
への使用が不可能になる。
【００３０】演算の比が基準発振器の周波数に設定され
ており増分が１であるモジュロＰのカウンタに基づく位
相メモリの分数性位相同期ループ周波数シンセサイザを
加えることにより、これらのシンセサイザにコヒーレン
スを与えることが提案されている。この位相メモリは基
準発振器の信号とシンセサイザの出力信号の間の周期の
最小公倍数に関しているので、基準発振器のＰ個の連続
した周期の系列内に位置するため使用されている。この
位相メモリはデジタル累算器の増分の変化が常にこの周
期の最小公倍数に関して同じ位相シフトを持つように使
用されている。事実周期のこの最小公倍数が基準発振器
のＰ個の周期か又はＰ個の周期の約数に等しいことが判
る。
【００３１】電圧制御発振器の信号と基準発振器の信号
の間の周期の最小公倍数に対し同じ位相基準を保つた
め、基準発振器の周波数で動作し増分が１のモジュロＰ
のカウンタに基づく位相メモリを使用し、基準発振器の
Ｐ個の周期毎にデジタル累算器の増分内に変化を生じさ
せることができる。これができることが第１の実施例で
ある。しかし、基準発振器のＰ個の周期毎にデジタル累
算器の増分に変化を生じさせることによりある応用に問
題を生ずる可能性がある一連の波の発生に時間制限が生
ずる。この時間制限を避けるため、基準発振器の速度で
動作し、増分が１のモジュロＰのカウンタに基づく位相
メモリはシンセサイザが開始した時始動するデジタル累
算器のオーバーフローの瞬間を検知するため使用するこ
とができる：これが第２の実施例である。
【００３２】図３は第１の実施例を説明する図である。
図を簡単にするため、電圧制御発振器１とループフィル
タ３は記載していないが、図には再度基準発振器２とカ
ウンタ分周器５と位相同期ループの位相−周波数比較器
４を示している。該カウンタ分周器５は２つの連続した
除算の整数比ＮとＮ＋１と、これら２つの比の切替を制
御する１つの入力とを有している。カウンタ分周器５の
除算の比の切替を制御するこの入力は、前述のように基
準発振器２の周波数で動作する可変でＰより小さい整数
増分Ｋを有したモジュロＰのデジタル累算器３０のオー
バーフロー出力により決定される。しかし、このデジタ
ル累算器３０の接続は異なっている。該累算器の比は位
相同期ループが安定状態にある時のみ基準発振器２の周
波数にあるカウンタ分周器５の出力信号によりもはや設
定されるのではなく、基準発振器２自体の信号により設
定される。この変更を取り入れるため、該累算器３０の
オーバーフロー出力はカウンタ分周器５の比の切替の制
御回路に直接には接続されていない。その代わり、同期
回路３１を通り該制御回路に接続されている。この同期
回路の比はカウンタ分周器５の出力信号により設定さ
れ、デジタル累算器３０のオーバーフロー出力の状態は
カウンタ分周器５のオーバーフローの比でサンプリング
されている。
【００３３】モジュロＰのデジタル累算器３０の増分Ｋ
の入力は増分デジタルメモリ３２の出力に接続されてい
る。該増分の記録は増分が１であるモジュロＰのカウン
タ３３に基づく位相メモリのオーバーフロー信号により
行われ、このカウンタ３３の速度は基準発振器２の信号
により設定されている。該増分デジタルメモリ３２は、
第１に例えば２つのデータ入力と、１つのデータ出力
と、更に１つのアドレス用入力を有した乗算器３２０を
備え、第２にＤ型論理フリップフロップ回路３２１のバ
ンクを備えている。該乗算器３２０のデータ入力の一方
は基準発振器２の信号により比が設定されているＤ型論
理フリップフロップ３２１のバンクを通り該乗算器の出
力に接続されている。該乗算器３２０の他のデータ入力
は増分Ｋの設定値を受ける。該乗算器３２０のアドレス
用入力は、基準発振器２により比が設定されるＤ型論理
フリップフロップ３４を通り増分が１のモジュロＰのカ
ウンタ３３のオーバーフロー出力に接続されている。該
乗算器３２０のアドレス指定は増分が１のモジュロＰの
カウンタ３３にオーバーフローがない時、そのデータ出
力がＤ型論理フリップフロップのバンクを通り該乗算器
に戻される様に行われる。このように増分メモリが得ら
れるが、該増分メモリは位相メモリとして働く増分が１
のモジュロＰのカウンタ３３のそれぞれのオーバーフロ
ーで単独に更新され、基準発振器２のＰ個のサイクル毎
にのみモジュロＰのデジタル累算器３０の増分Ｋに変化
を生ずる。これにより、前述の記載から判るように、例
え周波数シンセサイザがこの周波数シンセサイザにより
同じ周波数で発生する全ての一連の波の発生の時の間に
周波数ずれがあっても、該一連の波の間には位相コヒー
レンスが保たれる。
【００３４】この実施例の変更として、Ｄ型論理フリッ
プフロップ回路３４の出力は更にデジタル累算器３０の
再設定入力にも接続されており、これによりデジタル累
算器３０によるゼロの通過点と増分が１である位相メモ
リのモジュロＰのカウンタ３３のゼロ通過点と同期が取
られる。これが出来ることは、図３でＤ型論理フリップ
フロップ回路３４の出力とモジュロＰのデジタル累算器
３０の再設定入力の間を破線で示すように結ぶことによ
り示されている。
【００３５】図４は図３の発展である多段分数性位相同
期ループを示している。多段分数性位相同期ループシン
セサイザは単独分数性位相同期ループシンセサイザと次
の点で異なっている。即ち、前者のシンセサイザの位相
同期ループでは、２を越える連続した整数除算比：Ｎ，
Ｎ＋１，Ｎ＋２，…，Ｎ＋ｓを有したカウンタ分周器を
使用しており、除算比を切り替えるコマンドはモジュー
ルが異なり比較的下位の整数Ｐ1 ，Ｐ2 ，…，Ｐs の異
なるデジタル累算器４１、４２、４３からのオーバーフ
ローコマンドを受けるデジタル加算器４０の出力により
制御されている。これら全ての累算器は可変の整数増分
がＫ0 ，Ｋ1 ，…，Ｋs である基準発振器２の周波数で
動作している。それぞれのデジタル累算器４１、４２、
４３は個別の増分メモリ４５、４６、４７から増分Ｋ
0 ，Ｋ1 ，…，Ｋs を受ける。該個別の増分メモリは増
分が１でモジュロが積：
【００３６】
【外２】
【００３７】のカウンタ４８それぞれのオーバーフロー
のみで更新され、該カウンタ４８は基準発振器２の周波
数で動作し、共通の位相メモリの役目をしている。
【００３８】この種の構成では、増分の変化による周波
数の変化は基準発振器の
【００３９】
【外３】
【００４０】周期毎のみで可能であることが判る。これ
により演算に時間制限が生じ、この制限によりコヒーレ
ンスを保ちながら非常に早く周波数を変化させることが
必要な応用が難しくなる。これらの切替時間の制限を少
なくするため、該位相メモリはシンセサイザが開始する
時システム的に始動するデジタル累算器の演算がオーバ
ーフローする時点に単独に基準を取ることによりコヒー
レンスを保つために使用することができる。
【００４１】モジュロＰのデジタル累算器Ｃの演算を、
未指定の整数増分ＫがＰより小さく、基準発振器の比で
行われ、周波数シンセサイザが基準発振器の周期０で開
始する時始動するとすれば：Ｃ0 ＝０
【００４２】基準発振器のｎ番目の周期では、次の値と
なる： Ｃn ＝（ｎ．Ｋ）ｍｏｄＰ （１）
【００４３】基準発振器の比で動作する増分が１である
モジュロＰのカウンタである位相メモリの内容の関数と
して前式を表すため、次の項を前述の表現に現れるよう
にする必要がある： ｎｍｏｄＰ
【００４４】この様にするため次式を仮定する： Ｘ＝ｎ−（ｎｍｏｄＰ） （２）
【００４５】関係式（１）において、ｎを関係式（２）
で取った値と置き換えると、次式を得る： Ｃn ＝（Ｘ．Ｋ）ｍｏｄＰ＋［（ｎｍｏｄＰ）．Ｋ］ｍ
ｏｄＰ
【００４６】ＰはＸを割ることができるので、次のよう
に書くことができる： （Ｘ．Ｋ）ｍｏｄＰ＝０
【００４７】従って： Ｃn ＝［（ｎｍｏｄＰ）．Ｋ］ｍｏｄＰ
【００４８】この最後の式は基準発振器の比で動作し、
シンセサイザが動作した時開始する増分がＫのデジタル
累算器の内容が増分ＫのモジュロＰと、基準発振器の比
で動作し増分が１であるモジュロＰのカウンタである位
相メモリの内容との積に等しいことを示している。それ
故、時間のあらゆる点で、増分ＫのモジュロＰと位相メ
モリの内容の乗算によりこのデジタル累算の内容を知る
ことができる。
【００４９】このデジタル累算の内容により、シンセサ
イザが動作した時開始を知れば、それからこれらの内容
にオーバーフローがある間基準発振器の周期を導き出す
ことができる。実際には、これらの内容が増分Ｋより僅
かに小さければ、基準発振器の前の周期の間にこれらの
内容はオーバーフローしたことを意味している。該内容
が増分Ｋ以上であれば、基準発振器の前の周期の間にこ
れらの内容がオーバーフローしなかったことを意味して
いる。それ故、次式： ［（ｎｍｏｄＰ）．Ｋ］ｍｏｄＰ＜Ｋ の正しい値と間違った値はそれぞれ加算又は減算を時間
的なシフトに与え、それぞれシンセサイザが開始した時
始動しているデジタル累算器のオーバーフローの信号で
ある値１と０であることが判る。この時間的なシフトは
一定であるためコヒーレンスに対し重要でない。
【００５０】この実施例の変形として、シンセサイザが
値Ｐ−Ｋで動作した時開始するデジタル累算器の内容と
比較することができる。実際には、デジタル累算器の内
容が値Ｐ−Ｋ以上であれば、基準発振器の次の周期でオ
ーバーフローする。Ｐ−Ｋ未満であればオーバーフロー
しない。
【００５１】図５はコヒーレント分数性位相同期ループ
周波数シンセサイザのブロック図を示している。該周波
数シンセサイザは整数増分がＫで、基準発振器の比で動
き、該シンセサイザが動作した時開始するモジュロＰの
デジタル累算器における演算のオーバーフローの陰関数
計算に基づいている。図３と同じく、電圧制御発振器１
とループフィルタ３は省略しているが、基準発振器２
と、カウンタ分周器５と、位相同期ループの位相−周波
数比較器４は再度記載している。カウンタ分周器５は更
に、連続した整数除算比ＮとＮ＋１と、該カウンタ分周
器５の出力信号により比が設定される同期回路３１の出
力に接続されているこれら２つの比の間で切り替えるた
めの１つの制御入力と、を有している。この同期回路３
１は信号の状態をサンプリングし、カウンタ分周器５の
オーバーフローの比で除算の連続した比ＮとＮ＋１の間
での切替を制御する。
【００５２】同期回路３１の入力に加えられる連続した
除算比のＮとＮ＋１の間での切替の信号は除算の瞬時の
比を制御する回路から来る。この制御回路はシンセサイ
ザが動作した時開始する増分がＫのモジュロＰのデジタ
ル累算を陰関数的に計算し、このデジタル累算がオーバ
ーフローしている間基準発振器２の周期を検出する。こ
の制御回路は基準発振器２により設定される比を有する
増分が１のモジュロＰのカウンタ５０と、２つのデータ
入力Ａ，Ｂを有するモジュロＰのデジタル乗算器５１
と、２つの並列のデータ入力を有し一方のクロック入力
と一方の比較出力がＡ＜Ｂである１つのデジタル比較器
５２と、を備えている。
【００５３】該制御回路の入力の一方で、乗算器５１は
モジュロＰのカウンタ５０のカウントを受け、他の入力
で、累算の増分Ｋのデジタルの値を受ける。その出力
は、デジタル比較器５２のデータ入力Ａに接続されてい
る。他のデータ入力Ｂでは、該デジタル比較器５２は該
累算の増分Ｋのデジタルの値を受け、そのクロック入力
は基準発振器２の出力に接続され、比較出力Ａ＜Ｂは制
御回路の出力を構成している。
【００５４】基準発振器２により比が設定される増分が
１のモジュロＰのカウンタ５０は位相メモリを構成して
いる。該カウンタによりシンセサイザの開始の時間から
基準発振器の周期のｎｍｏｄＰのカウントが与えられ
る。モジュロＰの乗算器５１は乗算されたこのカウント
のモジュロＰと累算の増分Ｋの値の積である次式を出力
する： ［（ｎｍｏｄＰ）．Ｋ］ｍｏｄＰ 即ち、今までで判るように、デジタル累算の値、モジュ
ロＰ、及び増分Ｋは増分Ｋの値の変化の履歴がどのよう
であっても、シンセサイザの開始から基準発振器２の比
で行われた。比較器５２は次式の関係： ［（ｎｍｏｄＰ）．Ｋ］ｍｏｄＰ＜Ｋ を満たすことにより、このデジタル累算のオーバーフロ
ーの時点で基準発振器２の信号の周期を検出する。該比
較器はこの検出を基準発振器の１周期について一定の遅
延を有して行う。該一定の遅延は一定であるので重要性
がない。従って、検出のこれらの演算が使用される前に
カウンタ分周器５のオーバーフローが再同期し、一時的
にカウンタ分周器５の除算比を値Ｎ＋１に切り替え、更
に所要の分数段階が得られる。対象とするデジタル累算
は常にシンセサイザの始動と共に開始するので、その演
算の間シンセサイザが発生する周波数が同じ全ての一連
の波は、増分Ｋの値の変化の履歴がどのようでも、位相
がコヒーレントである。
【００５５】図６は多段分数性位相同期ループ周波数シ
ンセサイザへの図５のブロック図の拡張を示している。
位相同期ループのカウンタ分周器５は連続した整数の除
算比Ｎ，Ｎ＋１，…，Ｎ＋ｓと該除算比の１つを選択す
る１つのコマンドとを有している。該コマンドは同期回
路３１を通り除算の瞬時の比を制御する回路の出力に接
続されており、該同期回路３１によりカウンタ分周器５
のオーバーフローに同期して選択した除算比が検討され
る。
【００５６】除算の瞬時の比に対する制御回路はデジタ
ル累算の陰関数の計算用と計算された累算のオーバーフ
ローの検出用のｓ個の部分回路のバンクと、デジタル加
算器４０とを有している。該加算器４０は出力でｓ個の
部分回路のバンクにより出力されたｓ個のオーバーフロ
ー検出信号の加算を行う。これらのｓ個のオーバーフロ
ー信号を与えるため、バンクのｓ個の部分回路は基準発
振器２の比で、可変整数増分がＫ1 ，Ｋ2 ，…，Ｋs で
ある比較的上位のモジュロｓの整数Ｐ1 ，Ｐ2，…，Ｐs
のデジタル累算のｓ回の演算を並列に行い、それらが
オーバーフローの間基準発振器２の周期を検出する。こ
れらの部分回路のそれぞれは、除算の瞬時の比を制御す
る図５の回路のように、カウンタ６０、６１、６２と、
デジタル乗算器６３、６４、６５と、デジタル比較器６
６、６７、６８とを備えている。該カウンタはそれぞれ
基準発振器２の信号により比が設定される増分が１であ
り、該デジタル乗算器はそれぞれ該増分とカウンタ６
０、６１、６２のカウントされた値との積を取り、該比
較器はそれぞれ乗算器の出力の積が該増分より僅かに小
さい基準発振器２の周期を検出する。陰関数の計算と検
出のためのそれぞれの部分回路は互いにモジュロの値だ
け異なり、該モジュロの値は基準発振器の周期をカウン
トし、このカウントされた値と増分の値の積を取る。こ
の様に、ｉ番目の回路はカウンタとモジュロＰi の乗算
器とを有しており、モジュロの値Ｐ1 ，Ｐ2 ，…，Ｐ
i ，…，Ｐs は全て異なり、比較的上位である。
【００５７】図６の回路の複雑さは、ほとんどの場合比
較器にのみあり、除算の瞬時の比を制御するそれぞれの
部分回路の乗算器は論理ゲートの比較的簡単な組み合わ
せにより作ることができる。
【００５８】例えば、６０ＭＨｚの基準発振器とモジュ
ロの値が３、４、５の多段分数構造により６００ＭＨｚ
から１２００ＭＨｚまでをカバーするコヒーレント周波
数シンセサイザを用いると、次式の分解能が得られる： Ｆref ／Ｐ1 Ｐ2 Ｐ3 ＝１ＭＨｚ
【００５９】図６の構造によれば、このシンセサイザは
デジタル累算の陰関数的な計算と、計算されたデジタル
累算のオーバーフローの局所化を行うための３つの部分
回路を含んでいる。これらの部分回路は基準発振器の比
で種々の増分を有したモジュロ３、４、５のデジタル累
算の演算を３回並列に行い、３つの部分回路のオーバー
フローを検出する。これらの部分回路からの２値出力は
加えられ、再同期が取られた後、位相同期ループのカウ
ンタ分周器の瞬時の除算比の選択を制御するため使用さ
れる。前述から判るように、これら３つの部分計算と局
所化の回路は次式の不等式の成立又は不成立に基づく出
力２値信号を出力する： ［（ｎｍｏｄＰ）．Ｋ］ｍｏｄＰ＜Ｋ この不等式はモジュロの値３、４、５と選択された増分
の値Ｋに対し与えられている。それ故、これらの出力信
号の論理状態を調べることは、モジュロの値３、４、及
び５のそれぞれに対するこの不等式が取る正又は偽の論
理状態のテーブルを、第１には位相メモリのモジュロカ
ウンタによる走査を行った値として、第２には該増分に
対する可能な値としての関数により調べることになる。
この場合、これらのテーブルは該不等式が取る正又は偽
の論理状態がモジュロの値に基づく次の３つの論理式を
満たすことを示している：−モジュロ３に対する第１の
論理式：
【００６０】
【数４】
【００６１】−モジュロ４に対する第２の論理式：
【００６２】
【数５】
【００６３】−モジュロ５に対する第２の論理式：
【００６４】
【数６】
【００６５】ここに、ｘを３ビットに符号化されるとす
ればＭＳＢ（ｘ）とＩＳＢ（ｘ）はそれぞれｘの最上位
ビットと、中位のビットであり、ＬＳＢ（ｘ）はｘの最
下位のビットである。
【００６６】これら３つの論理式は、この場合図６の部
分計算と局所化の回路の乗算器と比較器が数個の論理ゲ
ートにより得られることを示している。
【００６７】図７は前述のことから得られる比較的簡単
なブロック図を示している。
【図面の簡単な説明】
【図１ａ】整数除算位相同期ループ周波数シンセサイザ
の該略図である。
【図１ｂ】図１ａに示すシンセサイザの動作を図示し、
この動作により得られる一連の波の位相コヒーレンスを
示す曲線図である。
【図２ａ】整数除算位相同期ループ周波数シンセサイザ
を分数性シンセサイザに変換するため該整数除算位相同
期ループ周波数シンセサイザに通常行われる変更を示す
ブロック図である。
【図２ｂ】図２ａに示す分数性シンセサイザの動作を図
示し、この動作により得られる一連の波がコヒーレント
でない理由を示す曲線である。
【図３】位相同期ループ周波数シンセサイザ内に分数段
階を得るため使用され、本発明に基づく回路であり、同
時にその回路から得られる一連の波に対し位相のコヒー
レンスが保たれることを示す回路のブロック図である。
【図４】図３の回路図を多段分数性位相同期ループ周波
数シンセサイザに拡張することを示す図である。
【図５】位相同期ループ周波数シンセサイザ内に分数段
階を得ることができる本発明に基づく他の回路であり、
同時にその回路から得られる一連の波に対し位相コヒー
レンスが得られることを示す回路のブロック図である。
【図６】図５の回路を多段分数性位相同期ループ周波数
シンセサイザに拡張することを示す図である。
【図７】図５のブロック図を実際のケースとして実現す
る場合の容易性を示す図である。
【符号の説明】
１ 電圧制御発振器ＶＣＯ ２ 基準発振器 ３ ループフィルタ ４ 位相−周波数比較器 ５ カウンタ分周器 ６ デジタル累算器 １０ ＶＣＯ１の出力信号を示す曲線 １１ カウンタ分周器の出力信号を示す曲線 １２ 基準発振器の信号 ３０ モジュロＰのデジタル累算器 ３１ 同期回路 ３２ 増分デジタルメモリ ３３ モジュロＰのカウンタ ３４、３２１ Ｄ型論理フリップフロップ回路 ４０ デジタル加算器 ４１、４２、４３ デジタル累算器 ４５、４６、４７ 増分メモリ ４８ モジュロＰ1 ，Ｐ2 ，…，Ｐs のカウンタ ５０ モジュロＰのカウンタ ５１ モジュロＰの乗算器 ５２ デジタル比較器 ６０、６１、６２ カウンタ ６３、６４、６５ デジタル乗算器 ６６、６７、６８ デジタル比較器 ３２０ 乗算器

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 基準発振器と、電圧制御発振器と、入力
    で該電圧制御発振器の信号と該基準発振器の信号とを受
    け、出力に該電圧制御発振器の電圧コマンドを出力する
    位相同期ループとを備え、更に第１に基準発振器の出力
    に直接接続されており、第２に調整可能な除算の整数比
    を有したカウンタ分周器を通り電圧制御発振器の出力に
    直接接続されている位相比較器とを備えた分数性位相同
    期ループシンセサイザであって、前記カウンタ分周器が
    ＮとＮ＋１の一方から他方に切り替えることができるＮ
    とＮ＋１の少なくとも２つの連続した整数の除算比と、
    カウンタ分周器に加えられる除算の瞬時の比を制御する
    回路とを有し、前記回路は調整可能でＰより小さい整数
    の増分ＫでモジュロＰのデジタル累算の少なくとも１つ
    の演算を行い、デジタル累算の前記動作のオーバーフロ
    ーの機能として除算の前記瞬時の比を変化させ、前記シ
    ンセサイザは該分周器に加えられる除算の前記瞬時の比
    を制御する回路を備えており、この回路は基準発振器の
    信号の周波数で設定された比を有し該変化をデジタル累
    算動作の増分Ｋの値に書き込むための位相メモリとして
    使用されており増分が１である少なくとも１つのモジュ
    ロＰのカウンタを備え、前記基準発振器の信号に対し前
    記デジタル累算の最初の位相基準を変更しない時点で分
    数の除算の比に変えることが続くことを特徴とする分数
    性位相同期ループシンセサイザ。
  2. 【請求項２】 カウンタ分周器の除算の瞬時の比を制御
    する前記回路が、増分が１であるモジュロＰのカウンタ
    に加え、増分が１であるモジュロＰのカウンタによりカ
    ウントされる値にデジタル累算の増分Ｋを乗算するモジ
    ュロＰの乗算器と、デジタル累算の増分がＫであるモジ
    ュロＰの乗算器の出力信号を備え該モジュロＰの乗算器
    の出力信号がデジタル累算の増分Ｋの値より僅かでも小
    さいことを検知した時オーバーフロー信号を発生する比
    較器と、カウンタ分周器の出力信号を有した比較器のオ
    ーバーフロー信号の同期を取り除算の比の変化に対する
    コマンドとして該カウンタ分周器に該出力信号を加える
    同期装置と、を備えていることを特徴とする請求項１に
    記載の周波数シンセサイザ。
  3. 【請求項３】 カウンタ分周器の除算の瞬時の比を制御
    する前記回路が、増分が１であるモジュロＰのカウンタ
    に加え、増分が１であるモジュロＰのカウンタによりカ
    ウントされる値にデジタル累算の増分Ｋを乗算するモジ
    ュロＰの乗算器と、デジタル累算の増分がＫであるモジ
    ュロＰの乗算器の出力信号とデジタル累算の増分Ｋと比
    較し該モジュロＰの乗算器の出力信号がモジュロＰの値
    とデジタル累算の増分Ｋとの差以上であることを検知し
    た時オーバーフロー信号を発生する比較器と、カウンタ
    分周器の出力信号を有した比較器のオーバーフロー信号
    の同期を取り除算の比の変化に対するコマンドとして該
    カウンタ分周器に該出力信号を加える同期装置と、を備
    えていることを特徴とする請求項１に記載の周波数シン
    セサイザ。
  4. 【請求項４】 位相同期ループ内に除算のｓ個の整数比
    Ｎ，Ｎ＋１，…，Ｎ＋ｓを有するカウンタ分周器を備
    え、更に前記カウンタ分周器の除算の瞬時の比の制御を
    行うため、ｓ個の比較的上位のモジュロの値と該モジュ
    ロの値より小さい可変の整数増分とを有したデジタル累
    算のｓ回の動作を基準発振器の速度で並列に行い、これ
    を行うためデジタル累算の陰関数計算のためと計算され
    たデジタル累算のオーバーフローを検知するためのｓ個
    の部分回路とを備えた除算の瞬時の比を制御する回路
    と、該部分回路から出るｓ個のオーバーフロー検出論理
    信号を回路の出力で結合するデジタル加算器を有し、デ
    ジタル累算の陰関数計算のためと計算されたデジタル累
    算のオーバーフローを検知するための前記の部分回路の
    それぞれが特別なモジュロの値Ｐi を有した基準発振器
    の速度で動作する個別のカウンタと、可変の累算の増分
    を有するモジュロＰi カウンタによりカウントされた値
    に累算の増分を乗算する特別なモジュロの値Ｐi を有し
    た個別の乗算器と、該モジュロＰi 乗算器からの出力信
    号を該累算の増分を比較し該比較の結果の関数としてオ
    ーバーフロー信号を出力する個別のデジタル比較器とを
    備えていることを特徴とする請求項２または３のいずれ
    かに記載の多段分数性シンセサイザ。
  5. 【請求項５】 位相同期ループ内に除算の３個の連続し
    た整数比Ｎ，Ｎ＋１，Ｎ＋２を有するカウンタ分周器を
    備え、更に前記カウンタ分周器の除算の瞬時の比の制御
    を行うため、３個の比較的上位のモジュロの値３、４と
    ５と該モジュロの値より小さい可変の整数増分とを有し
    たデジタル累算の３回の演算を基準発振器の速度で並列
    に行う除算の瞬時の比を制御する回路とを備え、デジタ
    ル累算の陰関数計算のためと計算された累算のオーバー
    フローを検知するための前記部分回路のそれぞれの乗算
    器と比較器がモジュロ３の場合次の論理式に対応した論
    理ゲートの組み合わせにより得られ： 【数１】 モジュロ４の場合次の論理式： 【数２】 モジュロ５の場合次の論理式： 【数３】 に対応した論理ゲートの組み合わせにより得られ、ｎが
    任意の時点から基準発振器の周期の総数であり、Ｋがデ
    ジタル累算の増分であり、ｘが３ビットに符号化される
    時ＭＳＢ（ｘ）がｘの最上位のビットであり、ＩＳＢ
    （ｘ）がｘの中位のビットであり、ＬＳＢ（ｘ）がｘの
    最下位のビットであることを特徴とする請求項４に記載
    の多段分数性シンセサイザ。
  6. 【請求項６】 カウンタ分周器の除算の瞬時の比を制御
    する前記回路が、増分が１であるモジュロＰのカウンタ
    に加え、増分がＫで比が基準発振器の周波数に設定され
    ているモジュロＰの累算器と、増分が１のモジュロＰの
    カウンタのオーバーフロー出力から書き込みコマンドを
    受けデータ読み取り出力を有し、増分がＫのモジュロＰ
    累算器の増分入力に接続されている増分がＫのメモリ
    と、該カウンタ分周器の出力信号を有した累算器のオー
    バーフロー信号に同期を取り除算の比を変えるためのコ
    マンドとして該カウンタ分周器にオーバーフロー信号を
    加える同期手段とを備えていることを特徴とする請求項
    １に記載の周波数シンセサイザ。
  7. 【請求項７】 前記増分のメモリがデータ出力を有した
    乗算器と、回路の速度が基準発振器により設定され２つ
    のデータ入力を有し、その一方は回路の速度が基準発振
    器により設定されるＤ型のフリップフロップ回路により
    そのデータ出力とループを形成している該Ｄ型の論理フ
    リップフロップによりモジュロＰのカウンタのオーバー
    フロー出力に接続されているアドレス用入力とを備えて
    いることを特徴とする請求項６に記載のシンセサイザ。
  8. 【請求項８】 前記モジュロＰの累算器が基準発振器に
    より回路の速度が設定されるＤ型論理フリップフロップ
    回路によりモジュロＰのカウンタのオーバーフロー出力
    に接続されている再設定制御入力を有していることを特
    徴とする請求項６に記載のシンセサイザ。
  9. 【請求項９】 位相同期ループ内に除算のｓ個の整数比
    Ｎ，Ｎ＋１，…，Ｎ＋ｓを有するカウンタ分周器を備
    え、更に前記カウンタ分周器の除算の瞬時の比の制御を
    行うため、ｓ個の比較的上位のモジュロの値Ｐ1 ，…，
    Ｐs と該モジュロの値より小さい可変の整数増分とを有
    したデジタル累算のｓ回の演算を基準発振器の速度で並
    列に行い、更にこれを行うためデジタル累算の陰関数計
    算のためと計算されたデジタル累算のオーバーフローを
    検知するためのｓ個の部分回路とを備えた除算の瞬時の
    比を制御する回路と、該部分回路から出るｓ個のオーバ
    ーフロー検出論理信号を回路の出力で結合するデジタル
    加算器を有し、デジタル累算の陰関数計算のためと計算
    された累算のオーバーフローを検知するための前記の部
    分回路が共通にモジュロの値の積 【外１】 を基に基準発振器の速度で動作するカウンタを備え、そ
    れぞれの部分回路が基準発振器の周波数により特別なモ
    ジュロの値Ｐi と特別な増分で動作する個別の累算器
    と、共通のカウンタのオーバーフロー出力から書き込み
    の順序を受け回路の読み出し出力で個別の累算器の増分
    の入力に接続されている個別の増分メモリを特に備えて
    いることを特徴とする請求項６に記載の多段性分数シン
    セサイザ。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012503431A (ja) * 2008-09-19 2012-02-02 アルテラ コーポレイション 分数クロック信号を生成するための技術
JP2013143773A (ja) * 2012-01-06 2013-07-22 U-Blox Ag 分数分周ｐｌｌシンセサイザ信号のオフセット時間を決定する方法、及びその方法を実行するシンセサイザ、信号処理装置並びにｇｎｓｓ受信器

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10247851A (ja) * 1997-03-04 1998-09-14 Hitachi Denshi Ltd フラクショナル−ｎ方式の周波数シンセサイザおよびそれを使用した中継装置
FR2785109B1 (fr) 1998-10-23 2001-01-19 Thomson Csf Compensation du retard du convertisseur analogique numerique dans les modulateurs sigma delta
DE10016853C2 (de) * 1999-04-02 2003-04-30 Advantest Corp Verzögerungstakt-Erzeugungsvorrichtung
FR2793972B1 (fr) 1999-05-21 2001-08-10 Thomson Csf Synthetiseur numerique a division coherente
FR2807587B1 (fr) * 2000-04-11 2002-06-28 Thomson Csf Synthetiseur fractionnaire comportant une compensation de la gigue de phase
EP1160659B1 (en) * 2000-06-02 2005-04-27 STMicroelectronics S.r.l. Frequency multiplier circuit and method using above circuit for a period time division in subperiods, for a brushless motor
US6356127B1 (en) * 2001-01-10 2002-03-12 Adc Telecommunications, Inc. Phase locked loop
US6556086B2 (en) * 2001-05-31 2003-04-29 Analog Devices, Inc. Fractional-N synthesizer and method of synchronization of the output phase
US7343387B2 (en) * 2002-02-26 2008-03-11 Teradyne, Inc. Algorithm for configuring clocking system
DE10234993B4 (de) * 2002-07-31 2006-02-23 Advanced Micro Devices, Inc., Sunnyvale Akkumulator gesteuerter digitaler Frequenzteiler in einer phasenverriegelten Schleife
WO2004034586A2 (en) * 2002-10-08 2004-04-22 M/A-Com, Inc. Methods and apparatus for signal modification in a fractional-n phase locked loop system
US7203262B2 (en) 2003-05-13 2007-04-10 M/A-Com, Inc. Methods and apparatus for signal modification in a fractional-N phase locked loop system
US20050036580A1 (en) * 2003-08-12 2005-02-17 Rana Ram Singh Programmable phase-locked loop fractional-N frequency synthesizer
JP3870942B2 (ja) * 2003-10-20 2007-01-24 ソニー株式会社 データ伝送システム及びデータ伝送装置
US7282967B2 (en) * 2003-10-30 2007-10-16 Avago Technologies General Ip ( Singapore) Pte. Ltd. Fixed frequency clock output having a variable high frequency input clock and an unrelated fixed frequency reference signal
JP4064338B2 (ja) * 2003-12-10 2008-03-19 松下電器産業株式会社 デルタシグマ型分数分周ｐｌｌシンセサイザ
US7555024B2 (en) * 2003-12-18 2009-06-30 Yeda Research And Development Company Ltd. Resonator cavity configuration and method
FR2880219B1 (fr) * 2004-12-23 2007-02-23 Thales Sa Procede et systeme de radiocommunication numerique, notamment pour les stations sol mobiles
US7844650B2 (en) * 2006-05-26 2010-11-30 Pmc Sierra Inc. Pulse output direct digital synthesis circuit
US8901974B2 (en) * 2013-01-30 2014-12-02 Texas Instruments Deutschland Gmbh Phase locked loop and method for operating the same
US9479185B2 (en) * 2014-12-12 2016-10-25 Bae Systems Information And Electronic Systems Integration Inc. Modified delta-sigma modulator for phase coherent frequency synthesis applications
FR3032072B1 (fr) 2015-01-23 2018-05-11 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif de synthese de frequence a boucle de retroaction
RU2602991C1 (ru) * 2015-10-14 2016-11-20 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Московский государственный технический университет имени Н.Э. Баумана" (МГТУ им. Н.Э. Баумана) Быстродействующий синтезатор частот
FR3098664B1 (fr) 2019-07-08 2021-07-23 Commissariat Energie Atomique Dispositif de synthèse de fréquence à boucle de rétroaction
EP3855625A1 (en) 2020-01-27 2021-07-28 Stichting IMEC Nederland All-digital phase locked loop and operation method thereof

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2426358A1 (fr) * 1978-05-17 1979-12-14 Trt Telecom Radio Electr Synthetiseur de frequence a division directe a pas apres virgule
US4468632A (en) * 1981-11-30 1984-08-28 Rca Corporation Phase locked loop frequency synthesizer including fractional digital frequency divider
FR2587569B1 (fr) * 1985-09-17 1991-09-20 Thomson Csf Generateur de frequences a variation rapide
US5018170A (en) * 1989-11-21 1991-05-21 Unisys Corporation Variable data rate clock synthesizer
US5224132A (en) * 1992-01-17 1993-06-29 Sciteq Electronics, Inc. Programmable fractional-n frequency synthesizer
US5256981A (en) * 1992-02-27 1993-10-26 Hughes Aircraft Company Digital error corrected fractional-N synthesizer and method

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012503431A (ja) * 2008-09-19 2012-02-02 アルテラ コーポレイション 分数クロック信号を生成するための技術
JP2013143773A (ja) * 2012-01-06 2013-07-22 U-Blox Ag 分数分周ｐｌｌシンセサイザ信号のオフセット時間を決定する方法、及びその方法を実行するシンセサイザ、信号処理装置並びにｇｎｓｓ受信器

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