RU2693595C1 - Method of phase referencing generated pulse train to external trigger pulse - Google Patents

Abstract

FIELD: electricity.SUBSTANCE: invention relates to the field of pulse equipment and can be used in precision pulse generators. Given method consists in selecting a branch line of a multi-lead delay line, on which the front of the clock signal propagating along it is delayed relative to the external trigger pulse for a minimum time. Method implementation is carried out due to arrangement of competitions of single-type synchronous frequency dividers, to synchronization inputs of which clock signals are supplied from taps of multi-lead delay line, and to control inputs of synchronous frequency dividers resolution is common permissible difference formed by external triggering pulse. Synchronous frequency divider that won the match generates the clock pulse front.EFFECT: reduced delay between the external trigger pulse and the beginning of the synchronized clock sequence, high accuracy of phase matching of clock pulses of the reference generator to the external trigger pulse.1 cl, 2 dwg

Description

Изобретение относится к области импульсной техники и может быть использовано в прецизионных генераторах импульсов.The invention relates to the field of pulse technology and can be used in precision pulse generators.

В прецизионных генераторах импульсов, предназначенных для генерирования последовательностей импульсов с задаваемыми временными параметрами: длительностью, временной задержкой и периодом повторения, возникает проблема фазовой привязки генерируемой последовательности импульсов к импульсу внешнего запуска. Это означает, что отсчёт любых временных параметров генерируемой последовательности импульсов осуществляется относительно импульса внешнего запуска.In precision pulse generators designed to generate pulse sequences with specified time parameters: duration, time delay, and repetition period, the problem of phase locking of the generated pulse sequence to an external trigger pulse arises. This means that the counting of any time parameters of the generated pulse train is relative to the external trigger pulse.

Обычно генераторы импульсов строятся как цифровые устройства, и имеют свой точный тактовый генератор. Если в качестве источника сигнала синхронизации выбирается встроенный источник тактовых импульсов, то временные параметры генерируемых импульсов кратны периоду тактовых импульсов, а погрешность их установки определяется в основном погрешностью периода тактовых импульсов. Однако при синхронизации от внешнего импульса запуска, который никак не привязан к тактовым импульсам самого генератора, погрешность привязки к импульсу внешнего запуска может варьироваться в пределах одного периода тактовых импульсов. Для исключения этой вариативности положение тактового импульса относительно импульса внешнего запуска должно быть одним и тем же, то есть задержка фронта тактового импульса должна быть постоянной относительно фронта импульса внешнего запуска. Typically, pulse generators are built as digital devices, and have their own exact clock generator. If the built-in source of clock pulses is selected as the source of the synchronization signal, then the time parameters of the generated pulses are multiples of the clock pulse period, and the error in their setting is determined mainly by the clock period error. However, during synchronization from an external trigger pulse, which is not tied to the clock pulses of the generator itself, the error of binding to the external trigger pulse can vary within one clock pulse period. To eliminate this variation, the position of the clock pulse relative to the pulse of the external trigger must be the same, that is, the delay of the clock edge must be constant relative to the edge of the pulse of the external trigger.

Известен способ, реализуемый устройством [RU2256290 C2. Устройство фазовой привязки генерируемой последовательности импульсов к импульсу внешнего запуска. 05.05.2003г.] в котором реализуется способ фазовой привязки, сущность которого состоит в преобразовании задержки между импульсом внешнего запуска и предшествующим ему тактовым импульсом в пропорциональное напряжение и, далее, с помощью аналого-цифрового преобразователя в цифровой код, сохранении его в виде цифрового кода и последующем обратном преобразовании сохранённого цифрового кода в уровень напряжения с помощью цифро-аналогового преобразователя и, далее, преобразовании напряжения в задержку всех последующих тактовых импульсов. Из задержанных тактовых импульсов формируются последовательности выходных импульсов прецизионного генератора с заданными временными параметрами – задержкой от начала периода, задержкой между парными импульсами, длительностью импульсов, периодом повторения. The known method implemented by the device [RU2256290 C2. Phase-coupling device of the generated pulse train to the external trigger pulse. 05.05.2003] which implements the phase-locking method, the essence of which is to convert the delay between the external start pulse and its preceding clock pulse into proportional voltage and, further, using an analog-digital converter to a digital code, saving it as a digital code and then inversely converting the stored digital code into a voltage level using a digital-to-analog converter and, further, converting the voltage into a delay of all subsequent clock pulses. From the delayed clock pulses are formed the sequence of the output pulses of a precision oscillator with given time parameters - the delay from the beginning of the period, the delay between the pair of pulses, the duration of the pulses, the repetition period.

Формирование временных параметров (временных интервалов) осуществляется классическими методами с использованием счётчиков тактовых импульсов, регистров, содержащих коды временных параметров, и схем совпадения. Выходные сигналы схем совпадения синхронизируются задержанными тактовыми импульсами. Поэтому медленные изменения их положения относительно импульса внешнего запуска под воздействием дестабилизирующих факторов и дрожание фронтов (джиттер – быстрое изменение положения) приводят к погрешности формирования последовательности импульсов.The formation of time parameters (time intervals) is carried out by classical methods using clock counters, registers containing codes of time parameters, and coincidence circuits. The output signals of the coincidence circuits are synchronized with delayed clock pulses. Therefore, slow changes in their position relative to the impulse of an external trigger under the influence of destabilizing factors and jitter of fronts (jitter - rapid change of position) lead to an error in the formation of a sequence of pulses.

Преобразование задержки тактовых импульсов относительно импульса внешнего запуска в напряжение, далее в цифровой код, затем снова в напряжение и, наконец, опять в задержку приводит к накоплению ошибок в длинной цепи преобразований. Кроме того, преобразование временного интервала в напряжение и обратное преобразование осуществляется аналоговыми устройствами на фоне импульсных помех, порождаемых работой цифровых устройств генератора, что также увеличивает погрешность фазовой привязки. Converting the delay of clock pulses relative to the pulse of an external trigger into voltage, then into a digital code, then back into voltage and, finally, again into a delay leads to the accumulation of errors in the long transformation chain. In addition, the conversion of the time interval into voltage and the reverse transformation is carried out by analog devices against the background of impulse noise generated by the operation of digital devices of the generator, which also increases the error of the phase reference.

Основными недостатками являются: высокая чувствительность к шумам, создаваемым цифровыми устройствами генератора, длительный процесс фазовой синхронизации, большая систематическая погрешность и остаточный джиттер.The main disadvantages are: high sensitivity to noise generated by digital generator devices, a long phase synchronization process, large systematic error and residual jitter.

Известен также способ преодоления указанных недостатков, выбираемый в качестве прототипа [RU 2447576 С2. Способ фазовой привязки генерируемой последовательности импульсов к импульсу внешнего запуска. 29.06.2010 г.], состоящий в прямом преобразовании задержки в цифровой код, сохранении этого кода и последующем преобразовании кода в задержку тактовых импульсов. Преобразование задержки в цифровой код осуществляется сохранением в запоминающем регистре, в момент появления импульса внешнего запуска, выходных сигналов многоотводной линии задержки, по которой распространяется электромагнитная волна тактового импульса. Полученный цифровой код преобразуется дешифратором в сигналы управления мультиплексором, выделяющим лишь один из выходных сигналов многоотводной линии задержки, представляющий собой задержанные тактовые импульсы, привязанные к импульсу внешнего запуска.There is also known a way to overcome these drawbacks, selected as a prototype [RU 2447576 C2. The method of phase binding of the generated pulse train to the external trigger pulse. 06/29/2010]], consisting in the direct conversion of the delay into a digital code, the preservation of this code and the subsequent conversion of the code into a delay of clock pulses. The delay is converted into a digital code by storing in the memory register, at the moment of the appearance of an external trigger pulse, the output signals of a multi-drop delay line, through which the electromagnetic wave of the clock pulse propagates. The resulting digital code is converted by the decoder into the control signals of the multiplexer, which allocates only one of the output signals of the multi-drop delay line, representing delayed clock pulses associated with the external trigger pulse.

Этот способ обеспечивает полный отказ от аналоговых узлов при запоминании и воспроизведении задержки. This method provides a complete rejection of analog nodes when memorizing and playing back the delay.

Недостатком его является большая задержка фронта первого тактового импульса относительно фронта импульса внешнего запуска, что связано с необходимостью преобразования кода, сохранённого в запоминающем регистре в сигналы управления мультиплексором и ожиданием фронта тактового импульса на выбранном выводе многоотводной линии задержки, который появится не ранее чем через период тактового импульса. Its disadvantage is a large delay of the front of the first clock pulse relative to the front of the external start pulse, which is due to the need to convert the code stored in the memory register into multiplexer control signals and wait for the front of the clock pulse on the selected output of the multi-drop delay line momentum.

Эта задержка ограничивает максимальную частоту выходных импульсов импульсных генераторов, поскольку следующий импульс внешнего запуска может быть подан лишь после окончания цикла генерирования последовательности выходных импульсов прецизионного генератора, включающего и задержку первого тактового импульса относительно импульса внешнего запуска. Кроме того, большая величина задержки фронта первого тактового импульса относительно импульса внешнего запуска приводит к большей абсолютной погрешности её воспроизведения.This delay limits the maximum frequency of the output pulses of the pulse generators, since the next external start pulse can only be supplied after the end of the cycle of generating a sequence of output pulses of a precision generator, including the delay of the first clock pulse relative to the external start pulse. In addition, a large amount of delay of the front of the first clock pulse relative to the external trigger pulse leads to a greater absolute error in its reproduction.

Технической задачей, на решение которой направлен предлагаемый способ, является уменьшение задержки первого тактового импульса относительно импульса внешнего запуска и уменьшение погрешности формирования временных интервалов. The technical problem to which the proposed method is directed, is to reduce the delay of the first clock pulse relative to the external start pulse and reduce the error in the formation of time intervals.

Решение задачи обеспечивается выделением тактового импульса на выводе многоотводной линии задержки, на котором распространяющийся вдоль многоотводной линии задержки тактовый импульс задерживается на минимальный интервал времени по отношению к импульсу внешнего запуска. Выделение осуществляется организацией состязаний выходных импульсов синхронных делителей частоты с одинаковым коэффициентом деления на входе схемы логического суммирования, при этом на вход тактирования синхронных делителей частоты поступают задержанные тактовые импульсы с соответствующих выводов многоотводной линии задержки. The solution of the problem is provided by the selection of a clock pulse at the output of a multi-drop delay line, where the clock pulse propagating along the multi-drop line is delayed by a minimum time interval relative to the external trigger pulse. The selection is carried out by organizing contests of output pulses of synchronous frequency dividers with the same division factor at the input of the logic summation circuit, with the delayed clock pulses from the corresponding pins of the multi-drop delay line coming to the clocking input of the synchronous frequency dividers.

Делители удерживаются в начальном состоянии до прихода внешнего запускающего импульса. Выходной сигнал синхронного делителя частоты, на вход тактирования которого поступил тактовый импульс с минимальной задержкой относительно импульса внешнего запуска, выигрывает состязание и блокирует высоким уровнем своего выходного сигнала фронты выходных сигналов остальных делителей. Таким образом, на выходе схемы логического суммирования (элемента ИЛИ) образуется последовательность тактовых импульсов с точностью до задержки одного сегмента многоотводной линии задержки привязанная к импульсу внешнего запуска. Частота повторения тактовых импульсов на выходе элемента ИЛИ (SCLK) уменьшена в коэффициент деления раз (минимально в 2 раза). Делители работают на частоте исходного тактового сигнала, а точность привязки определяется задержкой одного сегмента многоотводной линии задержки. Dividers are held in the initial state until the arrival of an external trigger pulse. The output signal of the synchronous frequency divider, to the clocking input of which a clock pulse arrived with a minimum delay relative to the external start pulse, wins the contest and blocks the edges of the output signals of the other dividers with a high level of its output signal. Thus, at the output of the logical summation circuit (the OR element), a sequence of clock pulses is formed with an accuracy to the delay of one segment of the multi-drop delay line tied to the external trigger pulse. The clock repetition frequency at the output of the OR element (SCLK) is reduced by a factor of division times (minimum 2 times). Dividers operate at the frequency of the original clock signal, and the accuracy of the reference is determined by the delay of one segment of the multi-drop delay line.

Достоинством способа является возможность получения высокой точности фазовой привязки при высокой скорости вхождения в синхронизм, определяемой лишь задержкой срабатывания синхронного делителя частоты (одного триггера) и схемы логического суммирования. Существенно, что требования к рабочей частоте синхронных делителей частоты определяются, прежде всего, частотой тактовых импульсов, а не точностью синхронизации. The advantage of this method is the possibility of obtaining high precision phase locking at a high rate of occurrence in synchronism, determined only by the response delay of the synchronous frequency divider (one trigger) and the logical summation circuit. It is significant that the requirements for the operating frequency of synchronous frequency dividers are determined, first of all, by the frequency of clock pulses, and not by the synchronization accuracy.

Сущность изобретения поясняется чертежами, где на фиг. 1 показана структурная схема, реализующая способ; на фиг. 2. представлена временная диаграмма, поясняющая структурную схему, реализующую описанный способ.The invention is illustrated by drawings, where in FIG. 1 shows a block diagram that implements the method; in fig. 2. presents a timing diagram explaining the block diagram that implements the described method.

На фиг. 1: умножитель частоты 1; многоотводная линия задержки 2; синхронный делитель частоты 3; схема логического суммирования 4 (ИЛИ). Тактовые импульсы (CLK) поступают на вход умножителя частоты 1, выход которого соединён с входом многоотводной линии задержки 2. Выводы многоотводной линии задержки 2 соединены с входами тактирования соответствующих синхронных делителей частоты 3, на входы, разрешения счёта, которых подаётся сигнал разрешения счёта (SYNC), а выходы подключены к схеме логического суммирования 4. Тактовые импульсы (SCLK) привязанные к внешнему запускающему импульсу, из которого сформирован сигнал разрешения счёта (SYNC) присутствуют на выходе схемы логического суммирования 4.FIG. 1: frequency multiplier 1; multi-tap delay line 2; synchronous frequency divider 3; logical summation circuit 4 (OR). Clock pulses (CLK) are fed to the input of frequency multiplier 1, the output of which is connected to the input of multi-split delay line 2. The outputs of multi-split delay line 2 are connected to the clock inputs of the corresponding synchronous frequency dividers 3, to the inputs of the account resolution, which is given an account resolution signal (SYNC ), and the outputs are connected to the logical summation circuit 4. Clock pulses (SCLK) attached to an external trigger pulse from which the account resolution signal (SYNC) is generated are present at the output of the logical sum circuit 4.

Многоотводная линия задержки может быть построена на любой элементной базе, в том числе на логических элементах, представляя собой цепь последовательно соединенных устройств с ответвлениями Di в точках соединения выхода и входа смежных элементов (например, t1 и t2 – на фиг. 1), на основе фазосдвигающих LC-цепей и др. На вход многоотводной линии задержки 2 подаются импульсы (UCLK) с выхода умножителя частоты 1, частота которых в m раз выше частоты тактовых импульсов, а период, соответственно, T/m – в m раз меньше периода тактовых импульсов T. Применение умножителя частоты 1 позволяет сократить количество отводов многоотводной линии задержки 2 и количество делителей частоты 3 в коэффициент умножения m раз. The multi-tap delay line can be built on any element base, including logical elements, representing a series of devices connected in series with branches Di at the connection points of the output and input of adjacent elements (for example, t1 and t2 - in Fig. 1), phase-shifting LC circuits, etc. The pulses (UCLK) from the output of frequency multiplier 1, whose frequency is m times higher than the frequency of clock pulses, and the period, respectively, T / m, are m times less than the period of clock pulses, are input to the input of multi-branch delay line 2. T. Application frequency multiplier 1 reduces the number of multidrop taps of the delay line 2 and the number of frequency dividers 3 m times multiplier.

Возможно построение схемы без умножителя частоты. При этом частота тактовых импульсов на выходе устройства будет определяться коэффициентом деления синхронных делителей частоты и будет ниже частоты входных тактовых импульсов.It is possible to build a circuit without a frequency multiplier. The frequency of the clock pulses at the output of the device will be determined by the division factor of the synchronous frequency dividers and will be lower than the frequency of the input clock pulses.

Проходя через многоотводную линию задержки 2 с количеством отводов n, импульсы задерживаются на каждом её элементе на фиксированное время ti. Максимальное время задержки равно n*ti. Максимальная задержка многоотводной линии задержки должна удовлетворять условию T/m-n*ti < ti, то есть должна быть немного меньше периода импульсов поступающих на её вход.Passing through the multi-branch delay line 2 with the number of taps n, the pulses are delayed on each of its elements for a fixed time ti. The maximum delay time is n * ti. The maximum delay of a multi-branch delay line must satisfy the condition T / m-n * ti <ti, that is, it must be slightly less than the period of impulses arriving at its input.

В момент поступления сигнала разрешения счёта (SYNC), сформированного из импульса внешнего запуска, на входы разрешения счёта синхронных делителей частоты 3, они срабатывают по фронту каждого импульса (Di), появляющемся на соответствующем отводе многоотводной линии задержки. Их выходные сигналы (Аi) состязаются на входах схемы логического суммирования 4. При этом состязание выигрывает выходной сигнал синхронного делителя частоты (А2 на фиг. 2), на входе тактирования которого появляется фронт импульса (Di) с минимальной задержкой относительно импульса внешнего запуска. Этот выходной сигнал своим высоким уровнем блокирует фронты выходных сигналов (Аi) остальных делителей частоты. При этом блокировка должна продолжаться в течении периода следования импульсов на каждом из выходов многоотводной линии задержки (Di). Это условие обеспечивается при минимальном коэффициенте деления синхронных делителей частоты равном 2. Для снижения требований к быстродействию схемы логического суммирования целесообразно выбирать коэффициент деления делителей частоты 3-4. Это позволяет увеличить длительность низкого уровня (паузы) сигнала на выходе схемы логического суммирования (SCLK). Синхронизированный тактовый сигнал SCLK отстаёт от выходного сигнала делителя частоты выигравшего соревнование (А2 на фиг. 2) на величину задержки схемы логического суммирования.At the time of receipt of the account resolution signal (SYNC), generated from the external trigger pulse, to the account resolution inputs of synchronous frequency dividers 3, they are triggered on the front of each pulse (Di) appearing on the corresponding tap of the multi-drop delay line. Their output signals (Аi) compete at the inputs of the logical summation circuit 4. In this case, the competition wins the output signal of the synchronous frequency divider (A2 in Fig. 2), at the clock input of which the pulse edge (Di) appears with a minimum delay relative to the external trigger pulse. This output signal with its high level blocks the edges of the output signals (AI) of the remaining frequency dividers. In this case, the blocking should continue during the pulse repetition period at each of the outputs of the multi-drop delay line (Di). This condition is provided with a minimum division ratio of synchronous frequency dividers equal to 2. To reduce the performance requirements of the logic summation circuit, it is advisable to choose a division ratio of 3-4 frequency dividers. This allows you to increase the duration of the low level (pause) of the signal at the output of the logic summation circuit (SCLK). The synchronized clock signal SCLK lags the output of the frequency divider of the winning competition (A2 in FIG. 2) by the amount of delay in the logical summation circuit.

Синхронные делители частоты удерживаются в начальном состоянии пассивным (низким) уровнем сигнала разрешения счёта (SYNC – фиг. 2), сформированного из импульса внешнего запуска. Перевод его из пассивного состояния в активное (высокий уровень) разрешает работу синхронных делителей частоты по входу тактирования. Первый же импульс, поступающий на вход тактирования синхронного делителя частоты, переводит его вывод в высокий уровень, формируя фронт выходного сигнала.Synchronous frequency dividers are held in the initial state by a passive (low) level of the account resolution signal (SYNC - Fig. 2) formed from an external trigger pulse. Converting it from a passive state to an active (high level) allows synchronous frequency dividers to operate at the clock input. The first pulse arriving at the clocking input of the synchronous frequency divider, translates its output to a high level, forming the front of the output signal.

Сигнал разрешения счёта (SYNC) является внешним по отношению к устройству. Простейший способ формирования этого сигнала реализуется с помощью триггера, устанавливаемого фронтом импульса внешнего запуска и сбрасываемого по окончании цикла формирования импульсной последовательности генератором импульсов. Следующий импульс внешнего запуска приведёт к повторению цикла формирования импульсной последовательности. При этом тактовые импульсы, а, следовательно, и формируемая генератором импульсов импульсная последовательность вновь будет привязана к фронту импульса внешнего запуска. The score enable signal (SYNC) is external to the device. The simplest method of generating this signal is implemented using a trigger, which is set by the front edge of an external trigger and reset at the end of the pulse sequence formation cycle by a pulse generator. The next impulse of the external trigger will lead to the repetition of the cycle of formation of the pulse sequence. In this case, the clock pulses, and, consequently, the pulse sequence generated by the pulse generator will again be tied to the front of the external start pulse.

Фронт выходного сигнала на выходе схемы логического суммирования будет привязан к импульсу внешнего запуска с максимальной ошибкой дискретности равной задержке одного элемента многоотводной линии задержки.The front of the output signal at the output of the logic summation circuit will be tied to an external trigger pulse with a maximum discretization error equal to the delay of one element of the multi-drop delay line.

Временная диаграмма устройства фазовой привязки (фиг. 2) приведена для некоторого момента появления импульса разрешения счёта SYNC, сформированного из импульса внешнего запуска. The timing diagram of the phase-locking device (Fig. 2) is given for some moment of occurrence of a SYNC account enable pulse generated from an external trigger pulse.

UCLK – выход схемы умножения; D1, D2, D3, Dn – входной и выходные импульсы многоотводной линии задержки, А1, А2, А3, Аn – выходные сигналы синхронных делителей частоты, SCLK – импульс тактового генератора, привязанный по фазе к импульсу внешнего запуска. Для конкретной реализации джиттер выходного сигнала SCLK не превышает ±2 нс при частоте тактового генератора 20 МГц, 4 отводной линии задержки и коэффициентов умножения умножителя частоты и деления синхронных делителей частоты – 4. UCLK is the output of the multiplication circuit; D1, D2, D3, Dn are input and output pulses of a multi-drop delay line, A1, A2, A3, An are output signals of synchronous frequency dividers, SCLK is a clock generator pulse tied in phase to an external trigger pulse. For a specific implementation, the jitter of the SCLK output signal does not exceed ± 2 ns at a clock frequency of 20 MHz, 4 lateral delay lines and multipliers for the frequency multiplier and division of synchronous frequency dividers - 4.

Уменьшение джиттера достигается уменьшением интервала задержки. При этом придётся повысить коэффициент умножения тактовой частоты или при сохранении коэффициента умножения увеличить количество каналов делителей. Первое усложняет умножитель, требует взаимного согласования коэффициентов умножения и коэффициентов деления синхронных делителей частоты или введения дополнительного делителя частоты. Вариант с увеличением количества отводов многоотводной линии задержки масштабируется лучше. Reduced jitter is achieved by reducing the delay interval. In this case, you will have to increase the multiplication factor of the clock frequency or, while maintaining the multiplication factor, increase the number of channels of the dividers. The first complicates the multiplier, requires mutual coordination of multiplication factors and division factors of synchronous frequency dividers or the introduction of an additional frequency divider. The option of increasing the number of taps of the multi-drop delay line scales better.

Claims (1)

Способ фазовой привязки генерируемой последовательности импульсов к импульсу внешнего запуска, состоящий в выделении тактовых импульсов с отвода многоотводной линии задержки, на котором распространяющийся вдоль нее тактовый импульс задерживается на минимальный интервал времени по отношению к импульсу внешнего запуска, отличающийся тем, что тактовые импульсы с каждого вывода многоотводной линии задержки делятся однотипными синхронными делителями частоты, запуск которых разрешается по импульсу внешнего запуска, при этом на входе схемы логического сложения выходных сигналов синхронных делителей частоты тактовые импульсы формируются тем синхронным делителем частоты, на входе тактирования которого появляется фронт импульса с минимальной задержкой относительно импульса внешнего запуска, причем выходной сигнал упомянутого синхронного делителя частоты своим высоким уровнем блокирует фронты выходных сигналов остальных синхронных делителей частоты, при этом блокировка фронтов выходных сигналов остальных синхронных делителей частоты должна продолжаться в течение периода следования импульсов на каждом из выходов многоотводной линии задержки.A phase-matching method for a generated pulse train to an external trigger pulse, consisting in extracting clock pulses from the retraction of a multi-drop delay line, on which the clock pulse propagating along it is delayed by a minimum time interval relative to the external trigger pulse, characterized in that the clock pulses from each output multi-drop delay lines are divided by one-type synchronous frequency dividers, the start of which is allowed by an external start pulse, while at the input c logical addition of the output signals of synchronous frequency dividers, clock pulses are generated by that synchronous frequency divider, at the clocking input of which a pulse edge appears with a minimum delay relative to the external start pulse, while the output signal of the said synchronous frequency divider blocks the edges of the output signals of the other synchronous frequency dividers with its high level, at the same time, the blocking of the fronts of the output signals of the remaining synchronous frequency dividers should continue for the pulse repetition period at each of the outputs of the multi-drop delay line.

Images