JP3147129B2 - Timing generator - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＬＳＩテスタのタイミ
ング発生装置に関し、更に詳しくは、基本クロックの周
期よりも高い周期設定分解能を有し、且つ、エッジタイ
ミング設定分解能の高いエッジ信号を得ることができる
タイミング発生装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a timing generator for an LSI tester, and more particularly, to an edge signal having a period setting resolution higher than the period of a basic clock and having a high edge timing setting resolution. The present invention relates to a timing generator capable of performing the following.
【０００２】[0002]
【従来の技術】図３は、従来のタイミング発生装置の構
成ブロック図である。図中、１０は周期発生器で、複数
のエッジ発生器２０にレート信号Ｓ1dとエッジカウント
用クロックＣＬＫ1dを分配して出力する。尚、本実施例
においては、一つのエッジ発生器２０を代表して説明す
ることとする。2. Description of the Related Art FIG. 3 is a block diagram showing a configuration of a conventional timing generator. In the figure, reference numeral 10 denotes a period generator which distributes and outputs a rate signal S 1d and an edge counting clock CLK 1d to a plurality of edge generators 20. In this embodiment, one edge generator 20 will be described as a representative.
【０００３】周期発生器１０において、１１は基本クロ
ックＣＬＫ0を供給する発振器、１２はメモリで、レー
ト信号Ｓ1のデータ及び遅延データが格納されている。
１３はカウンタで、メモリ１２から設定された値を基本
クロックＣＬＫ0に基づいてカウントダウンし、カウン
トの計数値が“０になったときにパルスを一致検出回路
１４にパルスを出力する。[0003] In cycle generator 10, 11 an oscillator for supplying a basic clock CLK 0, 12 denotes a memory, data and delayed data rate signal S 1 is stored.
A counter 13 counts down a value set from the memory 12 based on the basic clock CLK 0 , and outputs a pulse to the coincidence detection circuit 14 when the count value of the count becomes “0”.
【０００４】一致検出回路１４は、カウンタ１３から入
力したパルスに基づき、レート信号Ｓ1を遅延回路１５
に出力すると共に、演算回路１６に演算実行のトリガを
出力する。尚、カウンタ１３は、一致検出回路１４のト
リガにより次のデータがメモリ１２から設定され、再
び、計数を開始する。演算回路１６は、メモリ１２から
の次の周期データと現在の周期の遅延データとに基づい
て遅延回路１５にレート信号Ｓ1の遅延時間を設定す
る。更に、演算回路１６は、遅延したレート信号Ｓ1dと
基本クロックＣＬＫ0とを同期させるための遅延データ
を遅延回路１７に設定する。The coincidence detecting circuit 14 outputs a rate signal S 1 to a delay circuit 15 based on a pulse inputted from the counter 13.
At the same time, and outputs a trigger for execution of the operation to the operation circuit 16. The counter 13 sets the next data from the memory 12 by the trigger of the coincidence detection circuit 14 and starts counting again. The arithmetic circuit 16 sets the delay time of the rate signal S 1 in the delay circuit 15 based on the next cycle data from the memory 12 and the delay data of the current cycle. Further, the arithmetic circuit 16 sets delay data for synchronizing the delayed rate signal S 1d with the basic clock CLK 0 in the delay circuit 17.
【０００５】遅延回路１５は、演算回路１６のデータに
基づいて、レート信号Ｓ1を基本クロックＣＬＫ0の１周
期以下の分解能で遅延し、エッジ発生器２０に出力す
る。一方、遅延回路１７は、演算回路１６らの遅延デー
タに基づいて基本クロックＣＬＫ0を遅延し、エッジカ
ウント用クロックＣＬＫ1dとしてエッジ発生器２０に出
力する。The delay circuit 15 delays the rate signal S 1 with a resolution of one cycle or less of the basic clock CLK 0 based on the data of the arithmetic circuit 16 and outputs the delayed signal to the edge generator 20. On the other hand, the delay circuit 17 delays the basic clock CLK 0 based on the delay data from the arithmetic circuit 16 and outputs the same to the edge generator 20 as an edge count clock CLK 1d .
【０００６】エッジ発生器２０において、２１は同期ク
リア動作するカウンタで、クロック端子にエッジカウン
ト用クロックＣＬＫ1dが入力されていて、リセット端子
にレート信号Ｓ1dが入力されている。２２は一致検出回
路で、メモリ２３から設定された値がカウンタ２１から
入力された計数値に一致した時に、遅延回路２４にエッ
ジ信号Ｓ2を出力する。遅延回路２４は、メモリ２３か
らエッジ信号Ｓ2dを遅延する遅延データが設定されてい
て、一致検出回路２２から入力したエッジ信号Ｓ2を遅
延データに基づいて遅延し、フォマッタ（図省略）に出
力する。In the edge generator 20, a counter 21 performs a synchronous clear operation. An edge count clock CLK 1d is input to a clock terminal, and a rate signal S 1d is input to a reset terminal. 22 is a match detection circuit, when the set value from the memory 23 matches the count value inputted from the counter 21, and outputs the edge signal S 2 to the delay circuit 24. The delay circuit 24 is set with delay data for delaying the edge signal S 2d from the memory 23, delays the edge signal S 2 input from the coincidence detection circuit 22 based on the delay data, and outputs it to a formatter (not shown). I do.
【０００７】図４は、従来のタイミング発生装置の動作
を説明するためのタイムチャートで、（Ａ）は基本クロ
ックＣＬＫ0、（Ｂ）はカウンタ２１に出力されるレー
ト信号Ｓ1d、（Ｃ）はカウンタ２１に出力されるエッジ
カウント用クロックＣＬＫ1d、（Ｄ）はカウンタ２１の
計数値、（Ｅ）は遅延回路２４が出力するエッジ信号Ｓ
2dである。FIGS. 4A and 4B are time charts for explaining the operation of the conventional timing generator. FIG. 4A shows the basic clock CLK 0 , FIG. 4B shows the rate signal S 1d output to the counter 21, and FIG. Is the edge count clock CLK 1d output to the counter 21; (D) is the count value of the counter 21; and (E) is the edge signal S output from the delay circuit 24.
2d .
【０００８】(1)カウンタ２１は、周期発生器１０から
入力されるレート信号Ｓ1dがハイレベル状態の時のエッ
ジクロックＣＬＫ1dの立ち上がりによってリセットさ
れ、計数を開始する。 (2)カウンタ２１は、計数値を一致検出回路２２に出力
する。一致検出回路２２は、メモリ２３からロードされ
た値に計数値が達した時、この場合は４カウントでエッ
ジ信号Ｓ2を遅延回路２４に出力する。 (3)遅延回路２４は、一致検出回路２２から入力したエ
ッジ信号Ｓ2をメモリ２３から指定された時間ｔ2d遅延
し、フォマッタに出力する。(1) The counter 21 is reset by the rising edge clock CLK 1d when the rate signal S 1d input from the cycle generator 10 is at a high level, and starts counting. (2) The counter 21 outputs the count value to the coincidence detection circuit 22. Coincidence detection circuit 22, when the count value reaches a value loaded from memory 23, and outputs this case the edge signal S 2 to the delay circuit 24 by four counts. (3) delay circuit 24, an edge signal S 2 input from the match detection circuit 22 time t 2d delayed specified from the memory 23, and outputs the Fomatta.
【０００９】(4)基本クロックＣＬＫ0がｎになると、周
期発生器１０の一致検出回路１４は、レート信号Ｓ1を
遅延回路１５に出力する。遅延回路１５は、このレート
信号Ｓ1を時間ｔ1d遅延して、カウンタ２１に出力す
る。 (5)一方、カウンタ２１のクロック端子には、遅延回路
１７によってレート信号Ｓ1dに同期するように遅延され
た（ｎ＋１）番目のエッジカウント用クロックＣＬＫ1d
が入力される。カウンタ２１は、レート信号Ｓ1dとエッ
ジカウント用クロックＣＬＫ1dとに基づいてリセットさ
れ、新たに、計数を開始する。(4) When the basic clock CLK 0 becomes n, the coincidence detection circuit 14 of the cycle generator 10 outputs the rate signal S 1 to the delay circuit 15. The delay circuit 15 delays the rate signal S 1 by a time t 1d and outputs it to the counter 21. (5) On the other hand, the (n + 1) th edge counting clock CLK 1d delayed by the delay circuit 17 so as to be synchronized with the rate signal S 1d is provided to the clock terminal of the counter 21.
Is entered. The counter 21 is reset based on the rate signal S 1d and the edge count clock CLK 1d, and starts counting again.
【００１０】以上説明したように、エッジ信号Ｓ2dは、
遅延回路１７によって周期の分解能が高められ、遅延回
路２４によって出力タイミングの分解能が高められる。As described above, the edge signal S 2d is
The resolution of the period is increased by the delay circuit 17, and the resolution of the output timing is increased by the delay circuit 24.
【００１１】[0011]
【発明が解決しようとする課題】このような従来のタイ
ミング発生装置は、エッジカウント用クロックの遅延に
応じてレート信号を遅延し、相互間の同期を取っている
が、基本クロックの１周期内で同期を取っているため
に、伝達距離の異なった複数のエッジ発生器に分配する
と、エッジ発生器によっては同期が取れ無くなる場合が
生じる。In such a conventional timing generator, the rate signals are delayed according to the delay of the edge count clock to synchronize them with each other, but within one cycle of the basic clock. Therefore, if the signal is distributed to a plurality of edge generators having different transmission distances, synchronization may be lost depending on the edge generator.
【００１２】本発明は、このような点に鑑みてなされた
もので、基本クロックを分周して得たエッジカウント用
クロックと、基本クロックの周期幅以上でエッジカウン
ト用クロックの周期幅以下のパルス幅を有したレート信
号とによりエッジ信号を得るようにしたもので、レート
信号とエッジカウント用クロックとの同期のマージンを
大きくし、分配によって同期のズレを考慮せずに複数の
エッジ発生器が安定してエッジ信号を出力できるタイミ
ング発生装置を提供することを目的としている。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and has an edge count clock obtained by dividing the frequency of a basic clock, and an edge count clock having a frequency not less than the cycle width of the basic clock and not more than the cycle width of the edge count clock. An edge signal is obtained by a rate signal having a pulse width, a margin of synchronization between the rate signal and an edge count clock is increased, and a plurality of edge generators are provided without considering a synchronization shift by distribution. It is an object of the present invention to provide a timing generator capable of stably outputting an edge signal.
【００１３】[0013]
【課題を解決するための手段】このような目的を達成す
るために、本発明は、パターンジェネレータにレート信
号を出力すると共に、フォマッタにエッジ信号を出力す
るタイミング発生装置において、基本クロックをｎ分周
する分周器と、前記基本クロックに基づいて、前記基本
クロックの少なくとも１周期以上のパルス幅を有したレ
ート信号を、前記分周器が分周して得たエッジカウント
用クロックの周期幅以下で得るレート信号発生回路と、
前記エッジカウント用クロックを前記基本クロックの１
周期以下で遅延する第一の遅延回路と、前記エッジカウ
ント用クロックを計数し、前記レート信号がハイレベル
状態のときの前記第一の遅延回路で遅延された前記エッ
ジカウント用クロックの立ち上がりによってリセットさ
れるカウンタと、このカウンタが所定のカウント値に達
したときに出力するエッジ信号を、前記エッジカウント
用クロックの一周期以下の分解能で遅延する第二の遅延
回路とを設け、前記第二の遅延回路で遅延したエッジ信
号を前記フォマッタに出力すること特徴としている。In order to achieve the above object, the present invention provides a timing generator for outputting a rate signal to a pattern generator and outputting an edge signal to a formatter. A frequency divider that divides the frequency and a rate signal having a pulse width of at least one cycle of the basic clock based on the basic clock, and a cycle width of an edge count clock obtained by dividing the frequency signal by the frequency divider. A rate signal generation circuit obtained below,
The edge count clock is 1 of the basic clock.
A first delay circuit for delaying with a period or less, the Ejjikau
The rate signal is high level.
In the state, the edge delayed by the first delay circuit.
Reset by rising edge of the count clock
And a second delay circuit for delaying an edge signal output when the counter reaches a predetermined count value with a resolution of one cycle or less of the edge count clock, wherein the second delay circuit An edge signal delayed by a circuit is output to the formatter.
【００１４】[0014]
【作用】本発明の各構成要素は、次のような作用をす
る。分周器は、基本クロックを分周し、第１の遅延回路
に出力する。レート信号発生回路は、基本クロックの周
期以上で分周回路が分周して得たエッジカウント用クロ
ックの周期幅以下のパルス幅を有したレート信号を前記
基本クロックに基づいて得、エッジ発生回路に出力す
る。第１の遅延回路は、エッジカウント用クロックを基
本クロックの一周期以下の分解能で遅延し、エッジ発生
回路に出力する。カウンタは、第一の遅延回路を介して
入力されるエッジカウント用クロックとレート信号発生
回路から入力されるレート信号とに基づいてカウント動
作を行う。第２の遅延回路は、エッジカウント用クロッ
クの一周期以下の分解能を有し、カウンタが所定の計数
値に達した時に出力するエッジ信号を遅延してフォマッ
タに出力する。The components of the present invention operate as follows. The frequency divider divides the frequency of the basic clock and outputs the result to the first delay circuit. A rate signal generating circuit for obtaining, based on the basic clock, a rate signal having a pulse width equal to or greater than the cycle of the basic clock and equal to or less than the cycle width of the edge count clock obtained by dividing the frequency by the frequency dividing circuit; Output to The first delay circuit delays the edge count clock with a resolution of one cycle or less of the basic clock and outputs the delayed clock to the edge generation circuit. The counter performs a counting operation based on an edge counting clock input through the first delay circuit and a rate signal input from the rate signal generating circuit. The second delay circuit has a resolution of one cycle or less of the edge counting clock, delays an edge signal output when the counter reaches a predetermined count value, and outputs the delayed edge signal to the formatter.
【００１５】[0015]
【実施例】以下、図面を用いて本発明の一実施例を詳細
に説明する。図１は、本発明の一実施例を示すタイミン
グ発生装置の構成ブロック図である。図中、図３で説明
した構成と同一作用をするものは同一の符号を付けて説
明し、詳細は省略する。An embodiment of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a block diagram showing a configuration of a timing generator according to an embodiment of the present invention. In the figure, components having the same function as the configuration described in FIG. 3 are denoted by the same reference numerals, and the description will be omitted.
【００１６】周期発生器１０において、３０は分周器
で、発振器１１の基本クロックＣＬＫ 0を分周して得た
エッジカウント用クロックＣＬＫ2を第１の遅延回路３
１を介し、カウンタ２１に出力する。第１の遅延回路３
１は、演算回路１６によって設定されたデータに基づ
き、次の同期のエッジ信号のエッジカウント用クロック
ＣＬＫ2dを基本クロックＣＬＫ 0の一周期以下の分解能
で遅延してカウンタ２１に出力する。In the period generator 10, 30 is a frequency divider.
The basic clock CLK of the oscillator 11 0Obtained by dividing
Edge counting clock CLKTwoTo the first delay circuit 3
It outputs to the counter 21 via 1. First delay circuit 3
1 is based on the data set by the arithmetic circuit 16
Clock for the edge count of the next synchronous edge signal
CLK2dIs the basic clock CLK 0Resolution of one cycle or less
And outputs it to the counter 21.
【００１７】３２はレート信号発生回路で、カウンタ１
３から入力したカウンタ計数値に基づき、レート信号Ｓ
3をカウンタ２１に出力すると共に、分周器３０とカウ
ンタ１３にリセット信号とロード信号を出力する。尚、
レート信号Ｓ3は、レート信号発生回路３２によって、
基本クロックＣＬＫ0の周期幅以上で分周回路３０が分
周したエッジカウント用クロックＣＬＫ2の周期幅以下
のパルス幅になるように波形成形される。Reference numeral 32 denotes a rate signal generating circuit,
3, the rate signal S
3 is output to the counter 21, and a reset signal and a load signal are output to the frequency divider 30 and the counter 13. still,
The rate signal S 3 is generated by the rate signal generation circuit 32.
Is waveform shaped to divider circuit 30 at a period greater than width of the basic clock CLK 0 is divided from edge count clock CLK 2 in period width pulse width less.
【００１８】エッジ発生器２０において、３３は演算回
路で、入力されたエッジデータと周期データとに基づ
き、一致検出回路２２と第2の遅延回路３４に設定する
データを演算し、メモリ２３に書き込む。一致検出回路
２２はメモリ２３から計数値がロードされ、ロードされ
た値がカウンタ２１から入力された計数値に一致した時
に、第２の遅延回路３４にエッジ信号S４を出力する。
第2の遅延回路３４は、エッジ信号S４をエッジカウント
用クロックCLK２ｄの一周期の範囲まで遅延、設定する
ことができるようになっている。In the edge generator 20, reference numeral 33 denotes an arithmetic circuit, which calculates data to be set in the coincidence detecting circuit 22 and the second delay circuit 34 based on the input edge data and cycle data, and writes the calculated data into the memory 23. . The coincidence detection circuit 22 outputs the edge signal S4 to the second delay circuit 34 when the count value is loaded from the memory 23 and when the loaded value matches the count value input from the counter 21.
The second delay circuit 34 can delay and set the edge signal S4 to a range of one cycle of the edge count clock CLK2d.
【００１９】第２の遅延回路３４は、一致検出回路２２
の出力するエッジ信号S４をエッジカウント用クロックC
LK２ｄの一周期の範囲まで遅延できるようになってい
て、メモリ２３から設定された値に基づいて遅延したエ
ッジ信号S４ｄをフォマッタに出力する。The second delay circuit 34 includes the coincidence detection circuit 22
The edge signal S4 output by the clock C for edge counting
LK2d can be delayed up to one cycle, and outputs an edge signal S4d delayed based on a value set from memory 23 to the formatter.
【００２０】図２は、本発明のタイミング発生装置の動
作を説明するためのタイムチャートで、（Ａ）は基本ク
ロックＣＬＫ0、（Ｂ）はエッジカウント用クロックＣ
ＬＫ2、（Ｃ）はカウンタ２１に出力されるレート信号
Ｓ3、（Ｄ）は第１の遅延回路３１で遅延され、カウン
タ２１に出力されるエッジカウント用クロックＣＬ
Ｋ2d、（Ｅ）はカウンタ２１の計数値、（Ｆ）は第２の
遅延回路３４が出力するエッジ信号Ｓ4dである。 (1)分周器３０は、基本クロックＣＬＫを４分周した得た
エッジカウント用クロックＣＬＫ2を第１の遅延回路３
１に出力する。FIGS. 2A and 2B are time charts for explaining the operation of the timing generator of the present invention. FIG. 2A shows the basic clock CLK 0 , and FIG. 2B shows the edge count clock C.
LK 2 , (C) is the rate signal S 3 output to the counter 21, and (D) is delayed by the first delay circuit 31, and the edge count clock CL output to the counter 21 is
K 2d , (E) is the count value of the counter 21, and (F) is the edge signal S 4d output from the second delay circuit 34. (1) The frequency divider 30 converts the edge count clock CLK 2 obtained by dividing the basic clock CLK by 4 into the first delay circuit 3
Output to 1.
【００２１】(2)レート信号発生回路３２は、カウンタ
１３から入力したパルスに基づき、パルス幅が基本クロ
ックの周期幅以上でエッジカウント用クロックの周期幅
以下になるように波形成形したレート信号Ｓ3をカウン
タ２１に出力する。 (3)カウンタ２１は、第１の遅延回路３１を介して入力
したエッジカウント用クロックＣＬＫ2dに基づき計数を
行い、計数値を一致検出回路２２に出力する。 (4)一致検出回路２２は、メモリ２３から設定された値
が計数値と一致した時、エッジ信号Ｓ4を第２の遅延回
路３４に出力する。(2) The rate signal generation circuit 32 forms a rate signal S based on the pulse input from the counter 13 such that the pulse width is equal to or greater than the cycle width of the basic clock and equal to or less than the cycle width of the edge count clock. 3 is output to the counter 21. (3) The counter 21 performs counting based on the edge count clock CLK 2d input via the first delay circuit 31, and outputs the count value to the coincidence detection circuit 22. (4) the coincidence detection circuit 22, when the set value from the memory 23 matches the count value, and outputs an edge signal S 4 to the second delay circuit 34.
【００２２】(5)第２の遅延回路３４は、メモリ２３か
ら設定された値に基づき、一致検出回路から入力したエ
ッジ信号Ｓ4を遅延し、フォマッタに出力する。タイム
チャートは、メモリ２３から一致検出回路２２に“１”
が設定されていて、第２の遅延回路３４に遅延時間ｔ4d
が設定されている場合を示したものである。[0022] (5) a second delay circuit 34, based on the value set from the memory 23 delays the edge signal S 4 inputted from the coincidence detection circuit, and outputs the Fomatta. The time chart indicates that “1” is output from the memory 23 to the match detection circuit 22.
Is set in the second delay circuit 34 and the delay time t 4d
Is set.
【００２３】(6)カウンタ２１は、再び、レート信号Ｓ3
が入力され、（ｎ＋１）番目のエッジカウント用クロッ
クＣＬＫ2dが入力されてリセットされるまで、第１の遅
延回路３１から入力されるエッジカウント用クロックＣ
ＬＫ2dに基づいて引続き計数が行われている。（ｎ＋
１）番目のエッジカウント用クロックＣＬＫ2dは、第１
の遅延回路３１によってｔd時間遅延されているため、
エッジ信号Ｓ4の周期は、基本クロックＣＬＫ0の１周期
ｔ以下の分解能で（ｎｔ＋ｔd）と設定できる。(6) The counter 21 again outputs the rate signal S 3
Until the (n + 1) th edge count clock CLK 2d is input and reset, the edge count clock C input from the first delay circuit 31
The counting is continuously performed based on LK 2d . (N +
1) The first edge count clock CLK 2d is the first
Is delayed by the time t d by the delay circuit 31 of
Period of the edge signal S 4 can be set by the following resolution of 1 period t of the basic clock CLK 0 and (nt + t d).
【００２４】[0024]
【発明の効果】以上詳細に説明したように、本発明のタ
イミング発生装置は、基本クロックを分周して得たエッ
ジカウント用クロックと、基本クロックの周期幅以上で
エッジカウント用クロックの周期幅以下のパルス幅を有
したレート信号とによりエッジ信号を得るようにしたも
ので、レート信号とエッジカウント用クロックとの同期
のマージンを大きくしたのもである。このため、同期の
ズレを考慮しないで複数のエッジ発生器に安定してレー
ト信号とエッジカウント用クロックとを分配することが
でき、高分解能のエッジ信号を得ることができる。As described above in detail, the timing generator according to the present invention comprises: an edge count clock obtained by dividing the basic clock; An edge signal is obtained by a rate signal having the following pulse width, and a margin for synchronization between the rate signal and the edge count clock is increased. For this reason, the rate signal and the edge count clock can be stably distributed to the plurality of edge generators without considering synchronization deviation, and a high-resolution edge signal can be obtained.
【図１】本発明の一実施例を示すタイミング発生装置の
構成ブロック図である。FIG. 1 is a block diagram showing a configuration of a timing generator according to an embodiment of the present invention.
【図２】本発明のタイミング発生装置の動作を説明する
ためのタイムチャートである。FIG. 2 is a time chart for explaining the operation of the timing generator of the present invention.
【図３】従来のタイミング発生装置の構成ブロック図で
ある。FIG. 3 is a configuration block diagram of a conventional timing generation device.
【図４】従来のタイミング発生装置の動作を説明するた
めのタイムチャートである。FIG. 4 is a time chart for explaining the operation of the conventional timing generator.
３０ 分周器 ３１ 第１の遅延回路 ３２ レート信号発生回路 ３３ 演算回路 ３４ 第２の遅延回路 30 frequency divider 31 first delay circuit 32 rate signal generation circuit 33 arithmetic circuit 34 second delay circuit
Claims (1)
力すると共に、フォマッタにエッジ信号を出力するタイ
ミング発生装置において、 基本クロックをｎ分周する分周器と、 前記基本クロックに基づいて、前記基本クロックの少な
くとも１周期以上のパルス幅を有したレート信号を、前
記分周器が分周して得たエッジカウント用クロックの周
期幅以下で得るレート信号発生回路と、 前記エッジカウント用クロックを前記基本クロックの１
周期以下で遅延する第一の遅延回路と、前記エッジカウント用クロックを計数し、前記レート信
号がハイレベル状態のときの前記第一の遅延回路で遅延
された前記エッジカウント用クロックの立ち上がりによ
ってリセットされるカウンタと、 このカウンタが所定のカウント値に達したときに出力す
るエッジ信号を、前記エッジカウント用クロックの一周
期以下の分解能で遅延する第二の遅延回路とを設け、前
記第二の遅延回路で遅延したエッジ信号を前記フォマッ
タに出力すること特徴としたタイミング発生装置。1. A timing generator for outputting a rate signal to a pattern generator and outputting an edge signal to a formatter, comprising: a frequency divider for dividing the basic clock by n; A rate signal generating circuit that obtains a rate signal having a pulse width of at least one cycle or less by a cycle width of an edge count clock obtained by dividing the frequency by the frequency divider; Of 1
A first delay circuit for delaying the clock signal for a period equal to or less than a cycle , and counting the edge count clock;
Signal in the first delay circuit when the signal is in the high level state.
The rising edge of the edge counting clock
And a second delay circuit for delaying an edge signal output when the counter reaches a predetermined count value with a resolution of one cycle or less of the edge count clock, A timing generator for outputting an edge signal delayed by a second delay circuit to the formatter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17072392A JP3147129B2 (en) | 1992-06-29 | 1992-06-29 | Timing generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17072392A JP3147129B2 (en) | 1992-06-29 | 1992-06-29 | Timing generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06109813A JPH06109813A (en) | 1994-04-22 |
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