Изобретение относитс к импульсной технике и предназначено дл использовани в устройствах синхронизации и управлени , цифровых синтезаторах частоты. Известен делитель частоты, содержащий счетчик импульсов, буферный регистр, генератор импульсов, информационный регистр, элемент задержки ентиди переноса, элемент ИЛИ и вентили ввода 1J. Недостатком данного устройства вл етс его сложность и невозможность получени полуцелого коэффициента делени . Наиболее близким по технической сущности к предлагаемому вл етс делитель частоты, содержащий регистр сдвига, группу элементов 2И-2И-ИЛИ, .инвертор и элемент задержки 2J. Недостатком известного устройства вл етс фиксированна входна частота , так как длительность задержки элемента задержки должна быть равна половине периода входной частоты. Целью изобретени вл етс расширение функциональных возможностей путем обеспечени возможности делени любой входной частоты на дробный коэффициент, кратный 0,5 без дополни тельной перестройки схемы. Поставленна цель достигаетс тем, что в делитель частоты с переменным коэффициентом делени , содер жащий регистр сдвига, группу элемен ТОВ2И-2И-ИЛИ и инвертор, введены J-K триггер, перва дополнительна группа элементов 2И-2И-...-2И-ИЛИ и втора дополнительна группа элемен тов 2И-2И-...-2И-ИЛИ, выход которой соединен с К-входом J-K триггера, вход сброса которого соединен с вхо дом сброса, регистра сдвига и входом сброса делител , J-вход соединен с выходом первого разр да регистра сд га и первым входом первого элемента 2И группы элементов 2И-2И-ИЛИ, тактовый вход J-K триггера соединен с тактовым входом регистра сдвига, вх дом делител , вторым входом первого элемента 2И группы элементов 2И-2ИИЛИ и входом инвертора, инверсный в ход J-K триггера подключен к информ ционному входу регистра сдвига, ых ды разр дов регистра сдвига со втор го по (N+l)/2 соединены соответстве но с первыми входами первой дополни тельной группы элементов 2И-2И-... -2И-ИЛИ, вьахрды разр дов регистра сдвига с третьего по N соединены с первыми входами второй дополнительной группы элементов 2И-2И-...-2ИШШ , выход первой дополнительной группы элементов 2И-2И-...-2И-ИЛИ п ключен к первому входу второго элемента 2И группы элементов 2И-2И-ИЛИ второй вход которого соединен с выходом инвертора, вторые входы первой и второй дополнительных групп элементов 2И-2И-.. .-2И-ИЛИ попарно объединены и соединены с шинами управлеНи коэффициентом делени . На фиг. 1 приведена функциональна схема устройства; на фиг. 2 временные диаграммы работы устройства при коэффициенте делени , равном 2,5. Делитель чаастоты с переменным Коэффициентом делени содержит J-K триггер 1, регистр 2 сдвига, первую дополнительную группу элементов 3 {2И-2И-..-2И-ИЛИ, вторую дополнительную группу элементов 2И-2И-...-2ИЙЛИ 4, инвертор 5, группу элементов 2И-2И-ИЛИ б, шину 7 входной частоты, шину 8 управлени коэффициентом делени и шину 9 выхода устройства, причем инверсный выход J-K триггера 1 соединен с информационным входом регистра 2, выходы разр дов ре гистра 2 со второго по (N+l)/2 соединены с первыми входами первой группы элементов 3, выходы разр дов регистра сдвига с третьего по К соединены с первыми входами группы элементов 4, выходы которой соединены с К-входом J-K триггера 1, вход сброса которого соединен с входом сброса регистра 2 и входом сброса устройства, тактовый вход J-K триггера .1 соединен с тактовым входом регистра 2, входом инвертора 5, первым входом первого элемента 2И группы элементов 6 и шиной 7, второй вход первого элемента 2И группы элементов 6 соединен с выходом первого разр да регистра 2 и j-входом j-K триггера 1, первый вход второго элемента 2И группы элементов 6 соединен с выходом группы элементов 3, второй вход второго элемента 2И группы элементов б соединен с выходом инвертора 5, попарно объединенные вторые входы первой и второй групп элементов 3 и 4 соединены с лини ми шины 8, выходной сигнал поступает с выхода группы элементов 6 на шину 9. Устройство работает следующим образом. После приведени схемы в исходное состо ние На инверсном выходе триггера 1 устанавливаетс 1, котора поступает на информационный вход регистра 2. В момент прихода переднего фронта импульса входной частоты по шине 7 осуществл етс запись 1 в первый разр д регистра 2 (фиг, 2, момент времени t ). 1 в первом разр де регистра разрешает прохождение входного импульса через группу элементов 6 на шину 9 выхода устройства . По заднему фронту входного импульса на инверсном выходе триггера 1 устанавливаетс О (фиг. 2, момент времени ) . По приходу перед него фронта второго импульса происходит сдвиг 1 в регистре 2. При совпадении сигналов с регистра 2 и с шины 8 согласно выбранному коэффициенту делени на выходе первой груп пы элементов 3 формируетс выходной сигнал, который разрешает формирование выходного сигнала группой элемен тов 6 в паузе между входными импульсами (фиг 2, момент времени о Затем прой сходит сдвиг 1 в регистр 2 до совпадени сигналов с регистра 2 и с . В результате на выходе элемента 4 по вл етс 1, котора поступает на К-вход триггера 1, по заднему фронту импульса триггер 1 Устанавливаетс в О, т.е. на выходе инверсного выхода триггера устанавливаетс 1 (фиг, 2, момент времени 14), и следующим импульсом осуществл етс запись 1 в регистр 2. Далее цикл повтор етс . Длительность выходного импульса равна длительности входного импульса. При скважности входной частоты, равной двум, устройство формирует выходную последовательность с посто нной скважностью и периодом Количество разр дов регистра N нечетно и численно равно 2К, где К максимальный дробный коэффициент делени . Число выходов регистра, подключенных к группе элементов 3 и соответствук цих определенному дробному коэффициенту делени шины 8, оп2К+1 редел етс как . ТТредлагаемое устройство позвол ет делить любую входную частоту без перестройки схемы. Испол-ьзование предлагаемого устройства дает возможность программного управлени коэффициентом делени .The invention relates to a pulse technique and is intended for use in synchronization and control devices, digital frequency synthesizers. The known frequency divider contains a pulse counter, a buffer register, a pulse generator, an information register, a transfer delay element, an OR element, and input valves 1J. The disadvantage of this device is its complexity and the impossibility of obtaining a half-integer division factor. The closest in technical essence to the present invention is a frequency divider comprising a shift register, a group of elements 2I-2I-OR, an inverter and a delay element 2J. A disadvantage of the known device is a fixed input frequency, since the delay of the delay element must be equal to half the period of the input frequency. The aim of the invention is to extend the functionality by making it possible to divide any input frequency by a fractional factor of a multiple of 0.5, without further rebuilding the circuit. The goal is achieved by the fact that the variable divider frequency divider containing the shift register, the TOV2I-2I-OR element group and the inverter are entered JK trigger, the first additional element group 2I-2I -...- 2I-OR and the second an additional group of elements 2I-2I -...- 2I-OR, the output of which is connected to the K-input JK of the trigger, the reset input of which is connected to the reset input, the shift register and the reset input of the divider, the J-input connected to the output of the first bit yes register sd ha and the first input of the first element 2I of the group of elements 2I-2I-OR, time The new input JK of the trigger is connected to the clock input of the shift register, the divider input, the second input of the first element 2I of the 2I-2ILI element group and the inverter input, the inverse of the trigger JK is connected to the information input of the shift register, the shift register bits from the second Go to (N + l) / 2 are connected respectively to the first inputs of the first additional group of elements 2I-2I -... -2I-OR, the figures of the third and N shift register bits are connected to the first inputs of the second additional group of elements 2I -2I -...- 2ISH, the output of the first additional group of elements 2I-2I -...- 2I-OR is connected to the first input of the second element 2I of the group of elements 2I-2I-OR whose second input is connected to the output of the inverter, the second inputs of the first and second additional groups of elements 2I-2I- .. .-2I-OR are pairwise combined and connected to the control buses for the division ratio. FIG. 1 shows a functional diagram of the device; in fig. 2 time diagrams of the device operation with a division factor of 2.5. The variable divider factor divider contains JK trigger 1, shift register 2, the first additional group of elements 3 {2И-2И -... 2И-OR, the second additional group of elements 2И-2И -...- 2ИЛИ 4, inverter 5, a group of elements 2I-2I-OR b, the input frequency bus 7, the dividing ratio control bus 8 and the device output bus 9, the inverse output JK of the flip-flop 1 connected to the information input of the register 2, the output bits of the register 2 from the second to (N + l) / 2 are connected to the first inputs of the first group of elements 3, the outputs of the bits of the register shift from the third to K are connected to the first inputs of a group of elements 4, the outputs of which are connected to the K-input JK of the flip-flop 1, the reset input of which is connected to the reset input of the register 2 and the device's reset input, the clock input JK of the flip-flop .1 is connected to the clock input of the 2, the input of the inverter 5, the first input of the first element 2I of the group of elements 6 and the bus 7, the second input of the first element 2I of the group of elements 6 is connected to the output of the first register bit 2 and the j-input jK of the trigger 1, the first input of the second element 2I of the group of elements 6 is connected to exit group email 3, the second input of the second element 2I of the group of elements b is connected to the output of the inverter 5, the combined second inputs of the first and second groups of elements 3 and 4 are connected to the bus lines 8, the output signal comes from the output of the group of elements 6 to the bus 9. The device works in the following way. After the circuit is reset, the inverted output of the trigger 1 is set to 1, which is fed to the information input of the register 2. At the time of the leading edge of the input frequency pulse, bus 1 records the first 1 of the register 2 (FIG. 2, moment) time t). 1 in the first digit of the register permits the passage of an input pulse through a group of elements 6 onto the bus 9 of the output of the device. On the trailing edge of the input pulse at the inverse output of the trigger 1 is set O (Fig. 2, point in time). When the front of the second pulse arrives in front of it, 1 is shifted in register 2. When the signals from register 2 and bus 8 coincide according to the selected division factor, an output signal is generated at the output of the first group of elements 3, which allows the formation of an output signal by a group of elements 6 in the pause between input pulses (FIG. 2, time point o Then the forward shift 1 shifts to register 2 to match the signals from register 2 and c. As a result, 1 appears at the output of element 4, which enters the K-input of trigger 1, on the trailing edge impu Firing trigger 1 is set to O, i.e., 1 is set at the output of the inverse output of the trigger (FIG. 2, time 14), and the next pulse records 1 to register 2. The cycle then repeats. The duration of the output pulse is equal to the input pulse duration At a duty cycle of the input frequency equal to two, the device forms an output sequence with a constant duty cycle and period. The number of bits of the register N is odd and numerically equal to 2 K, where K is the maximum fractional division factor. The number of register outputs connected to the group of elements 3 and corresponding to a certain fractional dividing ratio of bus 8, op2K + 1, is defined as. The proposed device allows you to divide any input frequency without rebuilding the circuit. The use of the proposed device allows the software to control the division factor.
ti .ti.
над) /(O9g)tyfitt4U€ffm Kover) / (O9g) tyfitt4U € ffm K
фиа,2FIA, 2