Claims (2)
20 которого соединен со входной шиной, введены D-триггер и устройство синхронизации синхрювход которого совди нен со входной шиной, вход сравнени подключен к выходу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а входы управлени соединены с выходами соответствующих разр дов счетчика на N, выход устройства синхронизации соединен с синхровходом D-триггера, D-вход которого подключен к выходу счетчика на N, a выход соединен с шиной сброса счетчика на N. Кроме того, устройство синхронизации состоит из элемента И, Т-триггера , элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, элемента НЕ и дацифратора, выход которого подключен к первому входу элемента И, последовательно соединенного с Т-триггером, выход которого подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого через элемент НЕ соединен со вторым входом элемента И и вл етс выходом устройства синхронизации, причем тре тий вход элемента И и второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ вл ютс входом сравнени И синхровходом устройства синхронизации соответственно а входы дешифратора - входами управлени . На чертеже представлена схема делител частоты импульсов на N-1/2. Пре,цлагаемое устройство содержит счетчик 1 на N, дешифратор 2(N-2)го состо ни , Т-триггер 3, выход которого подключен к первому входу эле мента ИСКЛЮЧАЮЩЕЕ ИЛИ 4, устройство 5 синхронизации, D-триггер 6. Устрой ство 5 синхронизации состоит из де шифратора 7, элемента И 8, Т-триггера 9, элемента ИСЮ1ЮЧАЮЩЕЕ ИЛИ 10 И элемента НЕ 11, Устройство работает следующим образом . Импульсы входной частоты поступают через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 4 на счетный вход счетчика 1, В момент прихода N-2 импульса срабатывает дешифратор 2, настроенный на состо ние счетчика N-2, выходной сигнал которого подаетс на D-вход D-триггера 6, подготавлива его к срабаты ванию. С приходом (N-l)-ro входного импульса срабатывает D-триггер 6, вы ходной импульс которого сбрасывает в состо ние О счетчик 1, тем са мым фop 1иpy заданный фроит выходно го импульса дешифратора 2, по которому срабатывает Т-триггер 3. Выходной сигнал Т-триггера 3 мен ет фазу последовательности импульсов н счетном входе счетчика 1. Вследстви временных задержек срабатывани Ттриггера 3 и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 4 по вл етс короткий импульс. В момент по влени короткого импуль са на счетном входе счетчика 1 на N на его шине сброс присутствует импульс с выхода D-триггера 6 длитель ностью, равной периоду входной частоты , который устанавливает все раз р ды счетчика на N в состо ние В результате смены фазы импульсов на счетноъ входе счетчика на N срабатывание триггера младшего разр да в следующем цикле счета начина етс на 1/2 периода импульсов входной частоты раньше по сравнению с тем случаем, когда фаза входных импульсов не измен етс . Соответственно на это же врем сокращаетс и цикл счета. Поэтому коэффициент делени предлагаемого устройства становитс равным f-l/2(гдe Ы-целое число) , Дл обеспечени работы устройства по вышеописанному алгоритму необходимо , во-первых, чтобы фаза импульсов на синхровходе D-триггера 6 во врем следовани (Ы-1)-го периода импульсов входной частоты не измен лась , во вторых, требуетс , чтобы к моменту поступлени (N-I)-ro импульса входной частоты следующего -цикла счета фазы импульсов на счетном входе счетчика 1 на N и синхровходе О-триггера б совпадали. Дл удовлетворени обоих требований синхронизаци D-триггера осуществл етс от устройства 5 синхронизации. Дешифратор 7 устройства 5 синхронизации настроен на число, соответствующее состо нию разр дов двоичного счетчика 1 примерно в середине цикла счета. Импульс длительностью, равной одному периоду частоты входных импульсов, с выхода дешифратора 7 подаетс на первый вход элемента 8 И, На второй вход элемента 8 И через элемент 11 НЕ поступают сигналы с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 10, а на третий вход, вл ющийс входом сравнени устройства 5 синхронизации, с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 4. В момент совпадени всех трех импульсов на выходе элемента И 8 по вл етс импульс, переворачивающий Т-триггер 9 и тем самым измен ющий фазу входных импульсов на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 10. И на синхровходе О-триггера 6. В случае несовпадени фаз импульсов на втором и третьем входах элемента И В во врем по влени импульса с выхода дешифратора 7 на его первом входе, что возможно в первом цикле счета после подачи питающего напр жени на устройство , импульс на выходе элемента 8 И не по вл етс и Т-триггер 9 сохран ет прежнее состо ние, не мен фазу импульсов на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 10 И синхровходе D-триггера 6, Таким образом обеспечиваетс неизменность фазы синхроимпульсов на D-триггере б во врем следовани (N-l)-ro импульса и совпадение фазы синхроимпульсов О-триггера 6 с фазой импульсов, поступающих на счетный вход счетчика 1 на N до прихода (N-l)-ro входного импульса. По алгоритму работы схемы известного устройства необходимо, чтобы триггер младшего разр да счетчика на N за тот период следовани импульсов на его счетном входе, где мен етс фаза входного сигнала и.поэтому присутствует короткий импульс, сраба тывал дважды. В предлагаемом устройстве триггер младшего разр да счетчика на N не переключаетс дважды за toi- период следовани импульсов на его счетном входе, где мен етс фаза входного сигнала и поэтому присутствует короткий импульс, как это происходит в известном устройстве, что позвол ет увеличить частоту входных импульсов устройства в два раза. Формула изобретени 1. Делитель частоты импульсов на N-1/2, содержащий последовательно со единенные элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, счетчик на N, дешифратор (N-2)-ro состо ни и Т-триггер, выход которого подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй ВХОД которого соединен со входной шиной, отличающийс тем, что, с целью повышени быстродействи , в него введены D-триггер и устройство синхронизации, синхровход которого соединен со входной шиной, вход срав нени подключен к выходу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а входы управлени соединены с выходами соответствуюпих разр дов счетчика на N, выход устройства синхронизации соединен с синхровходом D-триггера, D-вход которого подключен к выходу счетчика на N, а выход соединен с шиной сброса счетчика на N, 2. Делитель по п. 1, отличающийс тем, что устройство синхронизации состоит иэ элемента И, Т-триггера, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ/ элемента НЕ и дешифратора/ выход которого подключен к первому входу элемента И, последовательно соединенного с Т-триггером/ выход которого подключен к первому входу элемента ИСКПЮЧАКХЦЕЕ ИЛИ, выход которого через элемент НЕ соединен со вторым входом элемента И и вл етс выходом устройства синхронизации, причем третий вход элемента И и второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ вл ютс входом сравнени и синхровходом устройства синхронизации соответственно, а входы дешифрато эа - входами управлени . Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР 539382, кл. Н.ОЗ К 23/02, 1974. .20 of which is connected to the input bus, a D-flip-flop is inserted and the synchronization device is synchronized with the input bus, the comparison input is connected to the output of the EXCLUSIVE OR element, and the control inputs are connected to the outputs of the corresponding counter bits N, the output of the synchronization device is connected to the synchronous input D-flip-flop, D-input of which is connected to the output of the counter on N, and the output is connected to the reset bus of the counter on N. In addition, the synchronization device consists of the element AND, T-trigger, element EXCLUSIVE OR, the element NOT A digitizer whose output is connected to the first input of an AND element connected in series with a T-flip-flop, whose output is connected to the first input of an EXCLUSIVE OR element, the output of which is NOT connected to the second input of the AND element through the element of the synchronization device, the third input The AND element and the second input of the EXCLUSIVE OR element are the comparison input And the synchronous input of the synchronization device, respectively, and the decoder inputs are control inputs. The drawing shows a diagram of the pulse frequency divider by N-1/2. The presetable device contains a counter 1 to N, a decoder of the 2 (N-2) state, a T-flip-flop 3, the output of which is connected to the first input of the EXCLUSIVE OR 4, a sync device 5, a D-flip-flop 6. Device 5 synchronization consists of de encoder 7, element AND 8, T-flip-flop 9, element HIGHLANDER OR 10 AND element NOT 11, the device works as follows. The input frequency pulses go through the EXCLUSIVE OR 4 element to the counting input of counter 1, At the time of arrival of the N-2 pulse, the decoder 2 is triggered, which is set to the state of the counter N-2, the output signal of which is fed to the D input of the D flip-flop 6, preparing it to srabaty vaniyu. With the arrival (Nl) -ro of the input pulse, D-flip-flop 6 is triggered, the output pulse of which resets counter 1 to the state O, thereby fi 1 and the specified output pulse of the decoder 2, which triggers T-flip-flop 3. Output signal The T-flip-flop 3 changes the phase of the pulse sequence on the counting input of counter 1. Due to the time delays triggered by the Trigger 3 and the EXCLUSIVE OR 4 element, a short pulse appears. At the moment of occurrence of a short pulse on the counting input of counter 1 to N, a reset is present on its bus, a pulse from the output of D-flip-flop 6 with a duration equal to the period of the input frequency, which sets all digits of the counter to N in the state the pulses at the counting input of the counter for N, the trigger of the low-order trigger in the next counting cycle begins 1/2 the pulse period of the input frequency earlier than in the case where the phase of the input pulses does not change. Accordingly, the counting cycle is reduced at the same time. Therefore, the division ratio of the proposed device becomes fl / 2 (where N is an integer). To ensure the operation of the device according to the algorithm described above, it is necessary, first, that the phase of the pulses on the D-flip-flop 6 during the following (Y-1) -th the input frequency pulse period did not change, and secondly, it is required that by the time the (NI) -ro input frequency pulse arrives for the next cycle, the pulse phase count at the count input of counter 1 on N and the O-flip-flop switch synchronized b. To satisfy both requirements, the D-flip-flop is synchronized from the sync device 5. The decoder 7 of the synchronization device 5 is set to the number corresponding to the state of the bits of binary counter 1 approximately in the middle of the counting cycle. A pulse with a duration equal to one period of the frequency of the input pulses from the output of the decoder 7 is fed to the first input of the element 8 AND, to the second input of the element 8 AND through the element 11 there are NOT signals from the output of the EXCLUSIVE OR 10 element, and to the third input, which is a comparison input the synchronization device 5, from the output of the EXCLUSIVE OR element. 4. At the moment of coincidence of all three pulses at the output of the element AND 8, an impulse appears that turns the T-flip-flop 9 and thereby changes the phase of the input pulses at the output of the EXCLUSIVE OR 10. Element At the O-flip-flop 6. In the case of a mismatch of the phases of the pulses at the second and third inputs of the element And B during the appearance of a pulse from the output of the decoder 7 at its first input, which is possible in the first counting cycle after the supply voltage is applied to the device, the output pulse element 8 And the T-flip-flop 9 does not appear and preserves the previous state, the phase of the pulses at the output of the element is EXCLUSIVE OR 10 and the D-flip-flop 6 is synchronized. Thus, the phase of the clock pulses on the D-flip-flop b during the following ( Nl) -ro pulse and the coincidence of the phase of the O-flip-flop 6 with the phase of the pulses arriving at the counting input of counter 1 on N before the arrival of the (N-l) -ro input pulse. According to the algorithm of operation of the circuit of the known device, it is necessary that the trigger of the least significant bit of the counter to N during that period of following pulses at its counting input, where the input signal phase changes and therefore there is a short pulse, triggered twice. In the proposed device, the trigger of the lowest bit of the counter on N does not switch twice during the toi pulse period at its counting input, where the phase of the input signal changes and therefore a short pulse is present, as happens in the known device, which allows increasing the frequency of the input pulses device doubled. Claim 1. Pulse frequency divider by N-1/2, containing successively connected elements EXCLUSIVE OR, counter for N, decoder (N-2) -ro state and T-flip-flop, the output of which is connected to the first input of element EXCLUSIVE OR The second INPUT of which is connected to the input bus, characterized in that, in order to improve speed, a D-trigger and a synchronization device, the synchronous input of which is connected to the input bus, are entered into it, the comparison input is connected to the output of the EXCLUSIVE OR element, and the control inputs are connected on the way out The corresponding bits of the counter to N, the output of the synchronization device is connected to the D-flip-flop, the D-input of which is connected to the output of the counter to N, and the output is connected to the reset bus of the counter to N, 2. The divider of claim 1, that the synchronization device consists of an AND, T-flip-flop element, an EXCLUSIVE OR element / NOT element and a decoder / output of which is connected to the first input of the AND element connected in series with the T-trigger / output of which is connected to the first input of the element The cut element is NOT connected to the second input of the AND element and is the output of the synchronization device, wherein the third input of the AND element and the second input of the EXCLUSIVE OR element are the comparison input and the synchronous input of the synchronization device, respectively, and the decryptor inputs are control inputs. Sources of information taken into account in the examination 1. USSR author's certificate 539382, cl. N. OZ K 23/02, 1974..
2. Тунг-сун Тунг. Недорогой делитель частоты. Электроника, 1976, 2(том 51), с. 56-57 (прототип).2. Tung-Sung Tung. Inexpensive frequency divider. Electronics, 1976, 2 (vol. 51), p. 56-57 (prototype).