RU2537046C2 - Method and device for adding binary codes - Google Patents
Method and device for adding binary codes Download PDFInfo
- Publication number
- RU2537046C2 RU2537046C2 RU2013114344/08A RU2013114344A RU2537046C2 RU 2537046 C2 RU2537046 C2 RU 2537046C2 RU 2013114344/08 A RU2013114344/08 A RU 2013114344/08A RU 2013114344 A RU2013114344 A RU 2013114344A RU 2537046 C2 RU2537046 C2 RU 2537046C2
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- inputs
- transfer
- elements
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
Abstract
Description
Изобретение относится к области вычислительной техники и может быть использовано в процессорах ЭВМ и в устройствах цифровой автоматики. Известны способы и устройства сложения двоичных кодов, заключающиеся в последовательном выполнении элементарных операций (ЭО) приема слагаемых в триггерные регистры, первого сложения по модулю два, формирование переноса в каждом разряде и выполнения второго сложения по модулю два. Способы и устройство суммирования двоичных кодов детально рассмотрены в кн.: Карцев М.А. «Арифметика цифровых машин», М., изд-во «Наука», 1969 г., стр.247-252, рис.2.45 и Дроздов Е.А. и др. «Электронные вычислительные машины Единой системы», М., изд-во «Машиностроение», 1981 г., стр.76-80. Общим недостатком известных способов и устройств является необходимость использования трех регистров, выполненных на основе RS-триггеров, и затрат не менее четырех-пяти временных тактов для выполнения операции сложения. Это определяет быстродействие работы и затраты оборудования для построения устройства. Наиболее близким, принятым за прототип, является суммирующее устройство, приведенное в кн.: Шигин А.Г. «Цифровые вычислительные машины», М., изд-во «Энергия», 1971 г., стр.220-223, рис.9.31. Недостатком прототипа является наличие линий задержки сигналов на входе первых триггеров, а суммарное время задержки сигнала переноса равняется Т3=2nτ (n - число двоичных разрядов, 2 τ - временная задержка элементов И, ИЛИ цепи переноса одного разряда). Предложенные способ и устройство устраняют отмеченные недостатки.The invention relates to the field of computer technology and can be used in computer processors and digital automation devices. Known methods and devices for adding binary codes, consisting in the sequential execution of elementary operations (EO) receiving terms in trigger registers, the first addition modulo two, the formation of the transfer in each category and the second addition modulo two. Methods and device for summing binary codes are considered in detail in the book: Kartsev MA “Arithmetic of digital machines”, M., publishing house “Science”, 1969, pp. 247-252, fig. 2.45 and Drozdov E.A. and others. "Electronic Computing Machines of the Unified System", Moscow, publishing house "Mechanical Engineering", 1981, pp. 76-80. A common disadvantage of the known methods and devices is the need to use three registers based on RS-flip-flops, and the cost of at least four to five time cycles to perform the addition operation. This determines the speed and cost of equipment for building the device. The closest adopted for the prototype is an adder, given in the book: Shigin A.G. "Digital computers", Moscow, publishing house "Energy", 1971, pp. 220-223, Fig. 9.31. The disadvantage of the prototype is the presence of delay lines of signals at the input of the first triggers, and the total delay time of the transfer signal is T 3 = 2nτ (n is the number of binary bits, 2 τ is the time delay of the AND, OR transfer chains of one discharge). The proposed method and device eliminate the noted disadvantages.
Целью изобретения является повышение быстродействия выполнения операции сложения за счет снижения времени формирования сигнала переноса и при минимальных затратах оборудования, исчисляемого суммарным числом входов логических элементов И, ИЛИ, НЕ, на основе которых построен каждый разряд устройства.The aim of the invention is to increase the speed of the operation of addition by reducing the time of formation of the transfer signal and at the minimum cost of equipment, calculated by the total number of inputs of the logical elements AND, OR, NOT, on the basis of which each bit of the device is built.
Для этого предложен способ, заключающийся в совмещении выполнения ЭО приема второго слагаемого, первого сложения по модулю два, формирования поразрядного
Также предложено устройство сложения двоичных кодов, содержащее первый и второй регистры А и В, каждый разряд устройства содержит первый и второй RS-триггеры, информационный вход, первый вход управления приемом второго слагаемого в регистр В, второй вход управления выполнением первого сложения по модулю два, третий вход управления выполнением второго сложения по модулю два, при этом упомянутые входы управления подключены к первым входам первого, второго, третьего элементов И, соответственно, выход первого элемента И соединен с единичным входом второго RS-триггера, выходы второго и третьего элементов И подключены к первому и второму входам первого элемента ИЛИ, выход которого подключен к первым входам четвертого и пятого элемента И, вторые входы первого - третьего элементов И соединены с информационным входом, единичным выходом второго триггера и входом переноса из младшего разряда
Для пояснения работы на Фиг.1 приведена функциональная схема двух разрядов устройства и приняты следующие обозначения: элементы И 1-8; элементы ИЛИ 9-11; элементы НЕ 12-14; RS-триггеры (Tr) 15, 16; информационный вход (ИВ) 17; вход управление (ВУ) приемом второго слагаемого 18; ВУ первым сложением по модулю два 19; ВУ выполнением вторым сложением по модулю два 20; ВУ формированием имитационного переноса 21; выход переноса из младшего разряда (Pi-1) 22.To explain the operation of figure 1 shows a functional diagram of two bits of the device and the following notation: elements And 1-8; elements OR 9-11; elements NOT 12-14; RS-triggers (Tr) 15, 16; information input (ИВ) 17; input control (WU) receiving the second term 18; WU first addition modulo two 19; WU execution of the second addition modulo two 20; WU formation imitation transfer 21; low transfer output (P i-1 ) 22.
Устройство сложения выполнено следующим образом. Информационный вход 17 подключен к И 1, второй вход его соединен с ВУ 18. Выход И 1 соединен с единичным входом Tr 16 и ИЛИ 9. Выход Tr 16 соединен с входами И 2, 6. Вторые входы И 2, 3 подключены к ВУ 19, 20 соответственно. Выходы И 2, 3 через ИЛИ 9 соединены с первыми входами И 4, 5. Вторые входы И 4, 5 соединены с входом и выходом НЕ 12, выходы И 4, 5 через НЕ 13, 14 подключены к нулевому и единичному входам Tr 15 соответственно. Выход И 4 через ИЛИ 10 соединен с первым входом И 8. Единичный выход Тг 15 такта через ИЛИ 10 соединен с И 8. Второй вход И 8 связан с выходом НЕ 14. Выход И 8 соединен с входами НЕ 12 и И 7. Второй вход И 7 связан с выходом ИЛИ 11 младшего разряда. Выходы И 6, 7 подключены к входам ИЛИ 11. К третьему входу ИЛИ 11 подключен ВУ 21.The addition device is as follows. Information input 17 is connected to AND 1, its second input is connected to VU 18. Output AND 1 is connected to a single input Tr 16 and OR 9. Output Tr 16 is connected to inputs And 2, 6. The second inputs And 2, 3 are connected to WW 19 , 20, respectively. The outputs AND 2, 3 through OR 9 are connected to the first inputs AND 4, 5. The second inputs AND 4, 5 are connected to the input and output NOT 12, the outputs AND 4, 5 through NOT 13, 14 are connected to the zero and single inputs Tr 15, respectively . The output AND 4 through OR 10 is connected to the first input AND 8. The single output Тg 15 of the clock cycle through OR 10 is connected to AND 8. The second input AND 8 is connected to the output NOT 14. The output AND 8 is connected to the inputs NOT 12 and 7. The second input And 7 is connected to the output OR 11 of the low order. The outputs AND 6, 7 are connected to the inputs of OR 11. To the third input of OR 11 is connected WU 21.
Рассмотрим работу устройства при выполнении операции сложения. В исходном состоянии, до начала выполнения операции (в статике) в Tr 15 хранится код первого числа А, как результат выполнения предыдущей операции. Tr 16 установлен в нуль или прием в него осуществляется парафазным кодом. На ВУ 18-21 отсутствуют высокие потенциалы.Consider the operation of the device when performing the addition operation. In the initial state, before the operation starts (in statics), the code of the first number A is stored in Tr 15 as a result of the previous operation. Tr 16 is set to zero or reception in it is carried out by a paraphase code. At WU 18-21 there are no high potentials.
Операция сложения выполняется за два временных такта (tl, t2). По t1 одновременно выполняют прием кода с ИВ в Tr 16. Для этого на ВУ 18 подают высокий потенциал, разрешающий проходить сигналу с ИВ через И 1 на единичный вход Tr 16 и через ИЛИ 9 на счетный вход Tr 15. Таким образом выполняются ЭО приема кода и первое сложение по модулю два. После переключения Tr 15, 16 на выходе И 6 вырабатывается потенциал поразрядного переноса
По второму временному такту, после снятия высокого потенциала с ВУ 21, в цепи переносов каждого разряда остаются потенциалы только реальных переносов, сформированных во время t1, и определяемых согласно соотношения
Таким образом, предложенные способ и устройство позволяют выполнять операцию сложения, исключив влияние числа разрядов на быстродействие выполнения этой операции, и при минимальных затратах оборудования (два RS-триггера, 8 элементов И, три элемента ИЛИ и три элемента НЕ). При этом устройство может выполнять ЭО инвертирования кода регистра А, сложение кодов по модулю два за один временной такт t1 без увеличения аппаратурных затрат.Thus, the proposed method and device allows the addition operation to be performed, eliminating the influence of the number of bits on the performance of this operation, and at the minimum cost of equipment (two RS-flip-flops, 8 AND elements, three OR elements and three NOT elements). In this case, the device can perform EO of inverting the code of register A, adding codes modulo two in one time cycle t1 without increasing hardware costs.
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2013114344/08A RU2537046C2 (en) | 2013-03-29 | 2013-03-29 | Method and device for adding binary codes |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2013114344/08A RU2537046C2 (en) | 2013-03-29 | 2013-03-29 | Method and device for adding binary codes |
Publications (2)
Publication Number | Publication Date |
---|---|
RU2013114344A RU2013114344A (en) | 2014-10-10 |
RU2537046C2 true RU2537046C2 (en) | 2014-12-27 |
Family
ID=53287689
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2013114344/08A RU2537046C2 (en) | 2013-03-29 | 2013-03-29 | Method and device for adding binary codes |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2537046C2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2641218C1 (en) * | 2016-12-02 | 2018-01-16 | Татьяна Алексеевна Малышева | Methods of executing computer operations (co) and device of their implementation |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4931981A (en) * | 1985-09-30 | 1990-06-05 | Siemens Aktiengesellschaft | Multi-place ripple-carry adder |
RU2381547C2 (en) * | 2008-03-20 | 2010-02-10 | Борис Михайлович Власов | Device for adding binary codes |
RU2388041C2 (en) * | 2008-05-04 | 2010-04-27 | Борис Михайлович Власов | Method and device for adding binary codes |
-
2013
- 2013-03-29 RU RU2013114344/08A patent/RU2537046C2/en active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4931981A (en) * | 1985-09-30 | 1990-06-05 | Siemens Aktiengesellschaft | Multi-place ripple-carry adder |
RU2381547C2 (en) * | 2008-03-20 | 2010-02-10 | Борис Михайлович Власов | Device for adding binary codes |
RU2388041C2 (en) * | 2008-05-04 | 2010-04-27 | Борис Михайлович Власов | Method and device for adding binary codes |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2641218C1 (en) * | 2016-12-02 | 2018-01-16 | Татьяна Алексеевна Малышева | Methods of executing computer operations (co) and device of their implementation |
Also Published As
Publication number | Publication date |
---|---|
RU2013114344A (en) | 2014-10-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
Farsa et al. | A low-cost high-speed neuromorphic hardware based on spiking neural network | |
RU180966U1 (en) | PROBABLE ARITHMETIC DEVICE | |
RU2537046C2 (en) | Method and device for adding binary codes | |
RU2388041C2 (en) | Method and device for adding binary codes | |
Sriraman et al. | Design and FPGA implementation of binary squarer using Vedic mathematics | |
Efstathiou et al. | Efficient modulo 2n+ 1 multiply and multiply-add units based on modified Booth encoding | |
RU2381547C2 (en) | Device for adding binary codes | |
RU2308801C1 (en) | Pulse counter | |
RU2553221C2 (en) | Methods of executing computational primitives and device therefor | |
RU2641218C1 (en) | Methods of executing computer operations (co) and device of their implementation | |
RU2595906C1 (en) | Device for calculating functions | |
RU2309536C1 (en) | Reverse shift register | |
RU2505850C2 (en) | Methods of performing elementary computational operations and apparatus for realising said methods | |
RU187997U1 (en) | PROBABILITY OF FINDING AN ANALYTICAL PROBABILITY FOR A GROUP OF JOINT EVENTS IN A DIRECTED GRAPH | |
RU2540787C1 (en) | Method and apparatus for subtracting units | |
RU2262736C1 (en) | Combination-accumulation type adder | |
RU188000U1 (en) | THE PROBABILITY OF FINDING AN ANALYTICAL PROBABILITY FOR A FULL GROUP OF UNJOINT EVENTS IN A NON-ORIENTED GRAPH | |
RU2287849C1 (en) | Method and system of executing calculation operations with minimal cost of equipment | |
RU2275676C1 (en) | Combination type adder | |
RU2273951C1 (en) | Reverse pulse counter | |
RU2538949C1 (en) | Pulse counting method and device | |
RU2713868C1 (en) | Apparatus for solving task of selecting technical means of complex system | |
RU2288501C1 (en) | Counter-type adder | |
RU2261469C1 (en) | Accumulation-type adder | |
RU2386998C1 (en) | Method and device for binary-coded decimal multiplication |