RU2537046C2 - Method and device for adding binary codes - Google Patents

Abstract

FIELD: physics, computer engineering.

SUBSTANCE: invention relates to digital computer engineering and automation and can be used to add binary codes. The device comprises in each bit, two RS flip-flops, eight AND elements, three OR elements and three NOT elements.

EFFECT: faster operation.

2 cl, 1 dwg

Description

Изобретение относится к области вычислительной техники и может быть использовано в процессорах ЭВМ и в устройствах цифровой автоматики. Известны способы и устройства сложения двоичных кодов, заключающиеся в последовательном выполнении элементарных операций (ЭО) приема слагаемых в триггерные регистры, первого сложения по модулю два, формирование переноса в каждом разряде и выполнения второго сложения по модулю два. Способы и устройство суммирования двоичных кодов детально рассмотрены в кн.: Карцев М.А. «Арифметика цифровых машин», М., изд-во «Наука», 1969 г., стр.247-252, рис.2.45 и Дроздов Е.А. и др. «Электронные вычислительные машины Единой системы», М., изд-во «Машиностроение», 1981 г., стр.76-80. Общим недостатком известных способов и устройств является необходимость использования трех регистров, выполненных на основе RS-триггеров, и затрат не менее четырех-пяти временных тактов для выполнения операции сложения. Это определяет быстродействие работы и затраты оборудования для построения устройства. Наиболее близким, принятым за прототип, является суммирующее устройство, приведенное в кн.: Шигин А.Г. «Цифровые вычислительные машины», М., изд-во «Энергия», 1971 г., стр.220-223, рис.9.31. Недостатком прототипа является наличие линий задержки сигналов на входе первых триггеров, а суммарное время задержки сигнала переноса равняется Т₃=2nτ (n - число двоичных разрядов, 2 τ - временная задержка элементов И, ИЛИ цепи переноса одного разряда). Предложенные способ и устройство устраняют отмеченные недостатки.The invention relates to the field of computer technology and can be used in computer processors and digital automation devices. Known methods and devices for adding binary codes, consisting in the sequential execution of elementary operations (EO) receiving terms in trigger registers, the first addition modulo two, the formation of the transfer in each category and the second addition modulo two. Methods and device for summing binary codes are considered in detail in the book: Kartsev MA “Arithmetic of digital machines”, M., publishing house “Science”, 1969, pp. 247-252, fig. 2.45 and Drozdov E.A. and others. "Electronic Computing Machines of the Unified System", Moscow, publishing house "Mechanical Engineering", 1981, pp. 76-80. A common disadvantage of the known methods and devices is the need to use three registers based on RS-flip-flops, and the cost of at least four to five time cycles to perform the addition operation. This determines the speed and cost of equipment for building the device. The closest adopted for the prototype is an adder, given in the book: Shigin A.G. "Digital computers", Moscow, publishing house "Energy", 1971, pp. 220-223, Fig. 9.31. The disadvantage of the prototype is the presence of delay lines of signals at the input of the first triggers, and the total delay time of the transfer signal is T ₃ = 2nτ (n is the number of binary bits, 2 τ is the time delay of the AND, OR transfer chains of one discharge). The proposed method and device eliminate the noted disadvantages.

Целью изобретения является повышение быстродействия выполнения операции сложения за счет снижения времени формирования сигнала переноса и при минимальных затратах оборудования, исчисляемого суммарным числом входов логических элементов И, ИЛИ, НЕ, на основе которых построен каждый разряд устройства.The aim of the invention is to increase the speed of the operation of addition by reducing the time of formation of the transfer signal and at the minimum cost of equipment, calculated by the total number of inputs of the logical elements AND, OR, NOT, on the basis of which each bit of the device is built.

Для этого предложен способ, заключающийся в совмещении выполнения ЭО приема второго слагаемого, первого сложения по модулю два, формирования поразрядного $$P_i^{\text{'}}$$

, сквозного $$P_i^{\text{'}\text{'}}$$

, и имитационных переносов $$P_i^{\text{'}\text{'}\text{'}}$$

, по первому временному такту и выполнении второго сложения по модулю два по второму временному такту, завершающего выполнение операции сложения. При этом максимальное время распространения сигнала переноса равно времени длительности первого временного такта t₁ при любом числе двоичных разрядов. Предложенный способ выполнения сложения отличается тем, что: по первому временному такту t₁ в каждом разряде одновременно выполняют элементарные операции приема второго слагаемого B_i, первое сложение по модулю два кода A_i с кодом, принимаемым в B_i, формирование потенциала поразрядного переноса, равного $$P_i^{\text{'}}=B_i\cdot {\stackrel{-}{A}}_i$$

, формирование потенциала сквозного переноса, равного $$P_i^{\text{'}\text{'}}=A_i\cdot P_{i-1}$$

, формирование имитационного переноса $$P_i^{\text{'}\text{'}\text{'}}$$

, за счет подачи сигнала первого временного такта t₁ на входы элементов ИЛИ формирования переносов всех разрядов; по второму временному такту t₂ выполняют второе сложение по модулю два кода А_i и сигнала переноса $$P_{{}_{i-1}}^{}$$

, поступившего из младшего разряда, и равного $$P_{i-1}=B_{i-1}•{\stackrel{-}{A}}_{i-1}\vee A_{i-1}\cdot P_{i-2}$$

. На этом операцию сложения кодов А и В завершают, результат сложения хранят в регистре А.To this end, a method is proposed, which consists in combining the execution of EO reception of the second term, the first addition modulo two, the formation of bit $$P_i^{\text{'}\text{'}}$$

through $$P_i^{\text{'}\text{'}\text{'}\text{'}}$$

, and simulation hyphenation $$P_i^{\text{'}\text{'}\text{'}\text{'}\text{'}\text{'}}$$

, according to the first time step and the second addition, modulo two, according to the second time step, completing the addition operation. Moreover, the maximum propagation time of the transfer signal is equal to the time duration of the first time cycle t ₁ for any number of binary digits. The proposed method of performing addition is characterized in that: according to the first time step t ₁ in each category, elementary operations of receiving the second term B _i are simultaneously performed, the first addition modulo two codes A _i with the code received in B _i , the formation of the bitwise transfer potential equal to $$P_i^{\text{'}\text{'}}=B_i\cdot {\stackrel{-}{A}}_i$$

forming the potential of end-to-end transfer equal to $$P_i^{\text{'}\text{'}\text{'}\text{'}}=A_i\cdot P_{i-\mathrm{one}}$$

forming imitation transfer $$P_i^{\text{'}\text{'}\text{'}\text{'}\text{'}\text{'}}$$

, by applying a signal of the first time cycle t ₁ to the inputs of the elements OR the formation of transfers of all bits; on the second time cycle t ₂ perform the second addition modulo two code And _i and the transfer signal $$P_{{}_{i-\mathrm{one}}}^{}$$

coming from the lower rank and equal $$P_{i-\mathrm{one}}=B_{i-\mathrm{one}}•{\stackrel{-}{A}}_{i-\mathrm{one}}\vee A_{i-\mathrm{one}}\cdot P_{i-2}$$

. This completes the operation of adding codes A and B, the result of the addition is stored in register A.

Также предложено устройство сложения двоичных кодов, содержащее первый и второй регистры А и В, каждый разряд устройства содержит первый и второй RS-триггеры, информационный вход, первый вход управления приемом второго слагаемого в регистр В, второй вход управления выполнением первого сложения по модулю два, третий вход управления выполнением второго сложения по модулю два, при этом упомянутые входы управления подключены к первым входам первого, второго, третьего элементов И, соответственно, выход первого элемента И соединен с единичным входом второго RS-триггера, выходы второго и третьего элементов И подключены к первому и второму входам первого элемента ИЛИ, выход которого подключен к первым входам четвертого и пятого элемента И, вторые входы первого - третьего элементов И соединены с информационным входом, единичным выходом второго триггера и входом переноса из младшего разряда $$P_{i-1}^{}$$

соответственно, вторые входы шестого и седьмого элементов И подключены к выходу второго RS-триггера и к входу переноса из младшего разряда соответственно, отличающееся тем, что выход первого элемента И соединен с третьим входом первого элемента ИЛИ, вторые входы четвертого и пятого элементов И соединены с входом и выходов первого элемента НЕ, выходы упомянутых элементов И через второй и третий элементы НЕ соединены с нулевым и единичным входами первого RS-триггера, выход четвертого элемента И соединен с первым входом второго элемента ИЛИ, второй вход которого подключен к единичному выходу первого RS-триггера, выход второго элемента ИЛИ соединен с первым входом восьмого элемента И, второй вход которого подключен к выходу третьего элемента НЕ, выход восьмого элемента И связан с входом первого элемента НЕ и с первым входом седьмого элемента И, выход первого элемента НЕ подключен к первому входу шестого элемента И, выходы шестого и седьмого элементов И подключены к первому и второму входам третьего элемента ИЛИ, в каждый разряд устройства введен четвертый вход управления формированием имитационного переноса, подключенный к третьему входу третьего элемента ИЛИ, выход которого является сигналом переноса в старший разряд.Also proposed is a binary code addition device comprising first and second registers A and B, each bit of the device contains first and second RS triggers, an information input, a first input for controlling the reception of the second term in register B, a second input for controlling the execution of the first addition modulo two, the third control input of the execution of the second addition modulo two, while the mentioned control inputs are connected to the first inputs of the first, second, third elements And, accordingly, the output of the first element And is connected to a single the second RS-trigger, the outputs of the second and third AND elements are connected to the first and second inputs of the first OR element, the output of which is connected to the first inputs of the fourth and fifth AND elements, the second inputs of the first - third AND elements are connected to the information input, a single output of the second trigger and transfer input from low order $$P_{i-\mathrm{one}}^{}$$

respectively, the second inputs of the sixth and seventh elements And are connected to the output of the second RS-trigger and to the transfer input from the least significant bit, respectively, characterized in that the output of the first element And is connected to the third input of the first element OR, the second inputs of the fourth and fifth elements And are connected to the input and outputs of the first element are NOT, the outputs of the mentioned elements AND through the second and third elements are NOT connected to the zero and single inputs of the first RS-trigger, the output of the fourth element AND is connected to the first input of the second OR element, the second input of which is connected to the single output of the first RS-trigger, the output of the second OR element is connected to the first input of the eighth element AND, the second input of which is connected to the output of the third element NOT, the output of the eighth element AND is connected to the input of the first element NOT and to the first input of the seventh element And, the output of the first element is NOT connected to the first input of the sixth element AND, the outputs of the sixth and seventh elements AND are connected to the first and second inputs of the third OR element, a fourth control input is entered into each bit of the device vaniem simulation transfer, connected to the third input of the third OR gate, whose output is the carry signal to the MSB.

Для пояснения работы на Фиг.1 приведена функциональная схема двух разрядов устройства и приняты следующие обозначения: элементы И 1-8; элементы ИЛИ 9-11; элементы НЕ 12-14; RS-триггеры (Tr) 15, 16; информационный вход (ИВ) 17; вход управление (ВУ) приемом второго слагаемого 18; ВУ первым сложением по модулю два 19; ВУ выполнением вторым сложением по модулю два 20; ВУ формированием имитационного переноса 21; выход переноса из младшего разряда (P_i-1) 22.To explain the operation of figure 1 shows a functional diagram of two bits of the device and the following notation: elements And 1-8; elements OR 9-11; elements NOT 12-14; RS-triggers (Tr) 15, 16; information input (ИВ) 17; input control (WU) receiving the second term 18; WU first addition modulo two 19; WU execution of the second addition modulo two 20; WU formation imitation transfer 21; low transfer output (P _i-1 ) 22.

Устройство сложения выполнено следующим образом. Информационный вход 17 подключен к И 1, второй вход его соединен с ВУ 18. Выход И 1 соединен с единичным входом Tr 16 и ИЛИ 9. Выход Tr 16 соединен с входами И 2, 6. Вторые входы И 2, 3 подключены к ВУ 19, 20 соответственно. Выходы И 2, 3 через ИЛИ 9 соединены с первыми входами И 4, 5. Вторые входы И 4, 5 соединены с входом и выходом НЕ 12, выходы И 4, 5 через НЕ 13, 14 подключены к нулевому и единичному входам Tr 15 соответственно. Выход И 4 через ИЛИ 10 соединен с первым входом И 8. Единичный выход Тг 15 такта через ИЛИ 10 соединен с И 8. Второй вход И 8 связан с выходом НЕ 14. Выход И 8 соединен с входами НЕ 12 и И 7. Второй вход И 7 связан с выходом ИЛИ 11 младшего разряда. Выходы И 6, 7 подключены к входам ИЛИ 11. К третьему входу ИЛИ 11 подключен ВУ 21.The addition device is as follows. Information input 17 is connected to AND 1, its second input is connected to VU 18. Output AND 1 is connected to a single input Tr 16 and OR 9. Output Tr 16 is connected to inputs And 2, 6. The second inputs And 2, 3 are connected to WW 19 , 20, respectively. The outputs AND 2, 3 through OR 9 are connected to the first inputs AND 4, 5. The second inputs AND 4, 5 are connected to the input and output NOT 12, the outputs AND 4, 5 through NOT 13, 14 are connected to the zero and single inputs Tr 15, respectively . The output AND 4 through OR 10 is connected to the first input AND 8. The single output Тg 15 of the clock cycle through OR 10 is connected to AND 8. The second input AND 8 is connected to the output NOT 14. The output AND 8 is connected to the inputs NOT 12 and 7. The second input And 7 is connected to the output OR 11 of the low order. The outputs AND 6, 7 are connected to the inputs of OR 11. To the third input of OR 11 is connected WU 21.

Рассмотрим работу устройства при выполнении операции сложения. В исходном состоянии, до начала выполнения операции (в статике) в Tr 15 хранится код первого числа А, как результат выполнения предыдущей операции. Tr 16 установлен в нуль или прием в него осуществляется парафазным кодом. На ВУ 18-21 отсутствуют высокие потенциалы.Consider the operation of the device when performing the addition operation. In the initial state, before the operation starts (in statics), the code of the first number A is stored in Tr 15 as a result of the previous operation. Tr 16 is set to zero or reception in it is carried out by a paraphase code. At WU 18-21 there are no high potentials.

Операция сложения выполняется за два временных такта (t_l, t₂). По t₁ одновременно выполняют прием кода с ИВ в Tr 16. Для этого на ВУ 18 подают высокий потенциал, разрешающий проходить сигналу с ИВ через И 1 на единичный вход Tr 16 и через ИЛИ 9 на счетный вход Tr 15. Таким образом выполняются ЭО приема кода и первое сложение по модулю два. После переключения Tr 15, 16 на выходе И 6 вырабатывается потенциал поразрядного переноса $$P_i^{\text{'}}={\stackrel{-}{A}}_i\cdot B_i$$

, который через ИЛИ 11 поступает на входы И 3, 7 старшего разряда. Если в этом разряде Tr 15 хранит код «1», то сигнал переноса через И 7, ИЛИ 3 поступит в следующий старший разряд, т.е. $$P_i^{\text{'}\text{'}}=A_1\cdot P_{i-1}=1$$

. По t₁ также вырабатывается имитационный перенос $$P_i^{\text{'}\text{'}\text{'}}$$

в каждом двоичном разряде за счет подачи высокого потенциала на ВУ 21 и на третий вход ИЛИ 11, что позволяет сформировать потенциал переноса в самом старшем разряде устройства и сохранять этот потенциал после окончания действия сигнала формирования Р^''' при наличии поразрядного потенциала переноса $$P_1^{\text{'}}$$

первом, самом младшем разряде, и при наличии единичных значений потенциалов триггеров с второго до самого старшего разрядов регистра А, т.е A₂₌A₃=…A_n=1. Эта особенность предлагаемого способа и устройства позволяет исключить последовательное формирование сквозных переносов Р^'' в каждом разряде и позволяет довести максимальное время задержки сигнала переноса, равное T_max=2nτ в известных устройствах до $$T_{\max }^{\text{'}}=t_1$$

в предлагаемом устройстве.The addition operation is performed in two time steps (t _l , t ₂ ). At t ₁ , the code is simultaneously received from the power supply in Tr 16. For this purpose, a high potential is applied to WU 18, which allows the signal from the power supply to pass through AND 1 to the unit input Tr 16 and through OR 9 to the counting input Tr 15. In this way, the receiving EO code and the first addition modulo two. After switching Tr 15, 16 at the output And 6, the bit-transfer potential is developed $$P_i^{\text{'}\text{'}}={\stackrel{-}{A}}_i\cdot B_i$$

, which through OR 11 enters the inputs AND 3, 7 of the senior level. If Tr 15 stores the code “1” in this bit, then the transfer signal through AND 7, OR 3 will go to the next highest bit, i.e. $$P_i^{\text{'}\text{'}\text{'}\text{'}}=A_{\mathrm{one}}\cdot P_{i-\mathrm{one}}=\mathrm{one}$$

. T ₁ also produces a simulation transfer $$P_i^{\text{'}\text{'}\text{'}\text{'}\text{'}\text{'}}$$

in each binary bit due to the supply of a high potential to VU 21 and to the third input of OR 11, which allows you to form the transfer potential in the oldest bit of the device and maintain this potential after the end of the formation signal P ^''' in the presence of a bit-wise transfer potential $$P_{\mathrm{one}}^{\text{'}\text{'}}$$

the first, the smallest bit, and if there are unit values of the potentials of the triggers from the second to the most significant bits of register A, that is, A _{2 =} A ₃ = ... A _{n = 1} . This feature of the proposed method and device eliminates the sequential formation of end-to-end transfers P ^'' in each discharge and allows to bring the maximum delay time of the transfer signal equal to T _max = 2nτ in known devices to $$T_{\max }^{\text{'}\text{'}}=t_{\mathrm{one}}$$

in the proposed device.

По второму временному такту, после снятия высокого потенциала с ВУ 21, в цепи переносов каждого разряда остаются потенциалы только реальных переносов, сформированных во время t1, и определяемых согласно соотношения $$P_i=P_i^1\vee P^{\text{'}\text{'}}={\stackrel{-}{A}}_i{B}_i\vee A_i{P}_{i-1}$$

, здесь Р_i - сигнал переноса, выработанный в i-м разряде; $$P_i^{\text{'}}$$

, $$P_i^{\text{'}\text{'}}$$

- поразрядный и сквозной сигналы переносов, выработанные в i-м разряде; А_i, B_i - единичные значения потенциалов триггеров регистров А и В i-го разряда. По t2 на ВУ 20 подается высокий потенциал, который при наличии потенциала переноса из младшего разряда P_i-1=l выполнит второе сложение по модулю два Tr 15. При этом в случае переключения Tr 15 из «1» в «0» сигнал установки триггера в «0» сохраняет высокий потенциал на входе И 7 за счет подключения сигнала с выхода И 4 через ИЛИ 10, И 8 на вход И 7. В случае переключения Tr 15 из «0» в «1» сигнал установки Tr 15 в «1» сохраняет низкий потенциал на входе И 7 за счет подключения сигнала с выхода НЕ 14 к входу И 8, чем обеспечивается «задержка» сигнала с единичного выхода Tr 15 на время длительности t2. Результат суммирования двух кодов определяется по соотношениюAccording to the second time step, after removing the high potential from WU 21, only the potentials of the real transfers formed during t1 and determined according to the relation $$P_i=P_i^{\mathrm{one}}\vee P^{\text{'}\text{'}\text{'}\text{'}}={\stackrel{-}{A}}_i{B}_i\vee A_i{P}_{i-\mathrm{one}}$$

, here P _i is the transfer signal generated in the i-th digit; $$P_i^{\text{'}\text{'}}$$

, $$P_i^{\text{'}\text{'}\text{'}\text{'}}$$

- bitwise and end-to-end carry signals generated in the i-th category; And _i , B _i are unit values of the potentials of the triggers of the registers A and B of the i-th category. By t2, a high potential is applied to WU 20, which, in the presence of the transfer potential from the least significant bit P _i-1 = l, will perform the second addition modulo two Tr 15. In this case, if Tr 15 switches from “1” to “0”, the trigger setting signal at “0” maintains a high potential at the input And 7 by connecting the signal from the output And 4 through OR 10, And 8 to the input And 7. If Tr 15 is switched from “0” to “1”, the signal to set Tr 15 to “1 "Maintains a low potential at the input And 7 by connecting the signal from the output NOT 14 to the input And 8, which ensures the" delay "of the signal from a single output T r 15 for a duration of t2. The result of the summation of the two codes is determined by the ratio

$$S_i=(A_i\oplus {\stackrel{-}{B}}_i)\vee ({\stackrel{-}{A}}_i\oplus P_i)$$

, здесь S_i - сумма i-го разряда, ⊕ - знак сложения по модулю два. Результат сложения кодов хранится в регистре А в прямом коде. $$S_i=(A_i\oplus {\stackrel{-}{B}}_i)\vee ({\stackrel{-}{A}}_i\oplus P_i)$$

, here S _i is the sum of the i-th digit, ⊕ is the addition sign modulo two. The result of the addition of codes is stored in register A in direct code.

Таким образом, предложенные способ и устройство позволяют выполнять операцию сложения, исключив влияние числа разрядов на быстродействие выполнения этой операции, и при минимальных затратах оборудования (два RS-триггера, 8 элементов И, три элемента ИЛИ и три элемента НЕ). При этом устройство может выполнять ЭО инвертирования кода регистра А, сложение кодов по модулю два за один временной такт t1 без увеличения аппаратурных затрат.Thus, the proposed method and device allows the addition operation to be performed, eliminating the influence of the number of bits on the performance of this operation, and at the minimum cost of equipment (two RS-flip-flops, 8 AND elements, three OR elements and three NOT elements). In this case, the device can perform EO of inverting the code of register A, adding codes modulo two in one time cycle t1 without increasing hardware costs.

Claims (2)

1. Способ сложения двоичных кодов, при котором первое слагаемое хранят в регистре А, второе слагаемое принимают в регистр В с информационных входов, отличающийся тем, что по первому временному такту t₁ в каждом разряде одновременно выполняют элементарные операции приема второго слагаемого Bi, первое сложение по модулю два кода Ai с кодом, принимаемым в Bi, формирование потенциала поразрядного переноса, равного

, формирование потенциала сквозного переноса, равного Pi′′=A_i·Р_i-1, по t₁ также вырабатывается имитационный перенос Pi′′′ в каждом двоичном разряде за счет подачи высокого потенциала по t₁ на ВУ 21 и на третий вход ИЛИ 11, что позволяет сформировать потенциал переноса в самом старшем разряде устройства и сохранять этот потенциал после окончания действия сигнала формирования P′′′ при наличии поразрядного потенциала переноса

в первом, самом младшем разряде, и при наличии единичных значений потенциалов триггеров с второго до самого старшего разрядов регистра А, т.е. А₂=А₃=…А_n=1, эта особенность предлагаемого способа и устройства позволяет исключить последовательное формирование сквозных переносов Р′′ в каждом разряде и позволяет довести максимальное время задержки сигнала переноса, равное,Т_max=2nτ в известных устройствах, до T_max=t₁ в предлагаемом устройстве, по второму временному такту t₂ выполняют второе сложение по модулю два кода Ai и сигнала переноса Р_i-1, поступившего из младшего разряда, и равного

, на этом операцию сложения кодов A и B завершают, результат сложения хранят в регистре А.1. A method of adding binary codes, in which the first term is stored in register A, the second term is received in register B from information inputs, characterized in that according to the first time clock t ₁ in each category, elementary operations of receiving the second term Bi are simultaneously performed, the first addition modulo two Ai codes with the code accepted in Bi, the formation of the bitwise transfer potential equal to

, the formation of the end-to-end transfer potential equal to Pi ′ ′ = A _i · Р _i-1 , along t _{1 the} simulation transfer Pi ′ ′ ′ ′ in each binary bit is also generated due to the supply of a high potential in t ₁ to VU 21 and to the third input OR 11, which allows you to generate the transfer potential in the oldest bit of the device and maintain this potential after the end of the action of the formation signal P ′ ′ ′ in the presence of a bit-wise transfer potential

in the first, the smallest bit, and in the presence of unit values of the potentials of the triggers from the second to the most significant bits of register A, i.e. A ₂ = A ₃ = ... A _n = 1, this feature of the proposed method and device eliminates the sequential formation of end-to-end transfers P ″ in each discharge and allows to bring the maximum delay time of the transfer signal equal to T _max = 2nτ in known devices to T _max = t ₁ in the proposed device, according to the second time cycle t ₂ perform the second addition modulo two code Ai and the transfer signal P _i-1 , received from the least significant bit, and equal

, the operation of adding codes A and B is completed, the result of the addition is stored in register A. 2. Устройство сложения двоичных кодов, содержащее первый и второй регистры A и B, каждый разряд устройства содержит первый и второй RS-триггеры, информационный вход, первый вход управления приемом второго слагаемого в регистр B, второй вход управления выполнением первого сложения по модулю два, третий вход управления выполнением второго сложения по модулю два, при этом упомянутые входы управления подключены к первым входам первого, второго и третьего элементов И, соответственно, выход первого элемента И соединен с единичным входом второго RS-триггера, выходы второго и третьего элементов И подключены к первому и второму входам первого элемента ИЛИ, выход которого подключен к первым входам четвертого и пятого элемента И, вторые входы первого - третьего элементов И соединены с информационным входом, единичным выходом второго триггера и входом переноса из младшего разряда Р_i-1 соответственно, вторые входы шестого и седьмого элементов И подключены к единичному выходу второго RS-триггера и к входу переноса из младшего разряда соответственно, отличающееся тем, что выход первого элемента И соединен с третьим входом первого элемента ИЛИ, вторые входы четвертого и пятого элементов И соединены с входом и выходом первого элемента НЕ, выходы упомянутых элементов И через второй и третий элементы НЕ соединены с нулевым и единичным входами первого RS-триггера, выход четвертого элемента И соединен с первым входом второго элемента ИЛИ, второй вход которого подключен к единичному выходу первого RS-триггера, выход второго элемента ИЛИ соединен с первым входом восьмого элемента И, второй вход которого подключен к выходу третьего элемента НЕ, выход восьмого элемента И связан с входом первого элемента НЕ и с первым входом седьмого элемента И, выход первого элемента НЕ подключен к первому входу шестого элемента И, выходы шестого и седьмого элементов И подключены к первому и второму входам третьего элемента ИЛИ, в каждый разряд устройства введен четвертый вход управления формированием имитационного переноса, подключенный к третьему входу третьего элемента ИЛИ, выход которого является сигналом переноса в старший разряд. 2. A device for adding binary codes containing the first and second registers A and B, each bit of the device contains the first and second RS flip-flops, an information input, a first input for controlling the reception of the second term in register B, a second input for controlling the execution of the first addition modulo two, the third input of the control execution of the second addition modulo two, while the mentioned control inputs are connected to the first inputs of the first, second and third elements And, accordingly, the output of the first element And is connected to a single input of the second RS- trigger, the outputs of the second and third elements AND are connected to the first and second inputs of the first OR element, the output of which is connected to the first inputs of the fourth and fifth elements AND, the second inputs of the first - third elements AND are connected to the information input, a single output of the second trigger and the transfer input from LSB P _i-1, respectively, second inputs of the sixth and seventh aND gates are connected to a single output of the second RS-trigger and to an input of the transfer LSB, respectively, characterized in that the output of the first ale nta And is connected to the third input of the first OR element, the second inputs of the fourth and fifth elements AND are connected to the input and output of the first element NOT, the outputs of the mentioned elements AND through the second and third elements are NOT connected to the zero and single inputs of the first RS-trigger, the output of the fourth element And connected to the first input of the second OR element, the second input of which is connected to a single output of the first RS-trigger, the output of the second OR element is connected to the first input of the eighth AND element, the second input of which is connected to the output of the third NOT, the output of the eighth element AND is connected with the input of the first element NOT and with the first input of the seventh element AND, the output of the first element is NOT connected to the first input of the sixth element AND, the outputs of the sixth and seventh elements AND are connected to the first and second inputs of the third OR element, each bit of the device has a fourth control input for generating a simulated transfer, connected to the third input of the third OR element, the output of which is a transfer signal to the senior bit.