RU2713868C1 - Apparatus for solving task of selecting technical means of complex system - Google Patents

Apparatus for solving task of selecting technical means of complex system Download PDF

Info

Publication number
RU2713868C1
RU2713868C1 RU2018142848A RU2018142848A RU2713868C1 RU 2713868 C1 RU2713868 C1 RU 2713868C1 RU 2018142848 A RU2018142848 A RU 2018142848A RU 2018142848 A RU2018142848 A RU 2018142848A RU 2713868 C1 RU2713868 C1 RU 2713868C1
Authority
RU
Russia
Prior art keywords
group
output
input
registers
inputs
Prior art date
Application number
RU2018142848A
Other languages
Russian (ru)
Inventor
Виктор Алексеевич Титов
Олег Николаевич Слоботчиков
Елена Анатольевна Кокорева
Алексей Александрович Попков
Борис Иванович Олейников
Original Assignee
Негосударственная автономная некоммерческая организация высшего образования "Институт мировых цивилизаций"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Негосударственная автономная некоммерческая организация высшего образования "Институт мировых цивилизаций" filed Critical Негосударственная автономная некоммерческая организация высшего образования "Институт мировых цивилизаций"
Priority to RU2018142848A priority Critical patent/RU2713868C1/en
Application granted granted Critical
Publication of RU2713868C1 publication Critical patent/RU2713868C1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Computing Systems (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Complex Calculations (AREA)

Abstract

FIELD: physics.
SUBSTANCE: invention relates to computer engineering. Technical result is achieved due to the device for solving the task of selecting technical means of a complex system, comprising a clock pulse generator, a first AND element, a group of n counters, a group of n first registers, a group of n first comparison circuits, a group n of second AND elements, a group of n third elements AND, a group n of second registers, a group n of third registers, a matrix n*m of fourth registers, a group of n first multiplier units, a matrix n*m of second multiplier units, a first adder, a group of n second adders, a group of n second comparison circuits, a fourth AND element, a group n fifth registers, sixth register, fifth AND element, a group of sixth AND elements, a third comparison circuit, wherein it further includes a group of n seventh registers, a group of n units for raising to the power of an integer, a group of eight eighth registers, a delay element.
EFFECT: technical result consists in possibility of determining the probability of a set of equipment when selecting the optimum composition and number of equipment to perform a certain amount of work.
1 cl, 1 dwg

Description

Изобретение относится к области вычислительной техники и может быть использовано для получения оптимального решения задачи выбора технических средств при выборе состава и числа технических средств для выполнения определенного объема работ.The invention relates to the field of computer technology and can be used to obtain the optimal solution to the problem of choosing technical means when choosing the composition and number of technical means to perform a certain amount of work.

Известно устройство для решения задачи решения задачи выбора технических средств сложной системы [1], которое позволяет получить точное решение задачи о выбора технических средств некоторой системы.A device for solving the problem of solving the problem of choosing the technical means of a complex system [1], which allows you to get the exact solution to the problem of choosing the technical means of a system.

Недостатком данного устройства является невозможность определения вероятности набора технических средств при выборе оптимального состава и числа технических средств для выполнения определенного объема работ.The disadvantage of this device is the inability to determine the probability of a set of technical means when choosing the optimal composition and number of technical means to perform a certain amount of work.

Задача изобретения - создать устройство, обеспечивающее определение вероятности набора технических средств при выборе оптимального состава и числа технических средств для выполнения определенного объема работ.The objective of the invention is to create a device that determines the probability of a set of technical means when choosing the optimal composition and number of technical means to perform a certain amount of work.

Это решение достигается тем, что в устройство, содержащее генератор тактовых импульсов (ГТИ) 1, первый элемент И 2, группу из n счетчиков 3i (i=1…n, где n - число возможных различных типов технических средства комплекса), группу n первых регистров 41…4n, группу n первых схем сравнения 51…5n, группу n вторых элементов И 61…6n, группу n третьих элементов И 71…7n, группу n вторых регистров 81…8n, группу n третьих регистров 91…9n, матрицу n*m четвертых регистров 1011…10nm, группу n первых блоков умножения 111…11n, матрицу n*m вторых блоков умножения 1211…12nm, первый сумматор 13, группу n вторых сумматоров 141…14n, группу m вторых схем сравнения 151…l5n, четвертый элемент И 16, группу m пятых регистров 171…17n, шестой регистр 18, пятый элемент И 19, группу шестых элементов И 20, третью схему сравнения 21, выход ГТИ 1 соединен с первым входом первого элемента И 2, выход которого соединен с первым входом счетчика 31, выход переполнения счетчика 3i (i=1…n-1) подсоединен к первому входу счетчика 3i+1, информационный выход счетчика 3i (i=1…n) подсоединен к первому входу третьих элементов И 7i, к первому входу первой схемы сравнения 5i (i=1…n), к первым входам одноименных вторых блоков умножения 12ij (i=1…n, j=1…m), к первому входу первого блока умножения 11i (i=1…n), второй вход которого подсоединен к выходу третьего регистра 9i (i=1…n), выход первого блока умножения 11i подсоединен к одноименному входу первого сумматора 13, выход которого подсоединен к первому входу шестого элемента И 20 и к первому входу третьей схемы сравнения 21, второй вход которой подсоединен к выходу шестого регистра 18, а выход подсоединен к первому входу пятого элемента И 19, выход которого подсоединен к второму входу шестого элемента И 20 и к вторым входам третьих элементов И 7i (i=1…n), выход каждого из которых подсоединен к входу второго регистра И 8i (i=1…n), выход которого является выходом 27i (i=1…n) устройства, выход шестого элемента И 20 подсоединен к входу шестого регистра 18, выход переполнения счетчика 3n подсоединен к второму входу первого элемента И 2, выходы пятых регистров 171…17m подсоединены к первым входам одноименных вторых схем сравнения 15j (j=1…m), выходы каждого четвертого регистра 10ij (i=1…n, j=1…m) подсоединены к вторым входам одноименных вторых блоков умножения 12ij, выход каждого второго блока умножения 12ij соединен с одноименным входом сумматора 14j (j=1…n), выход которого подсоединен к второму входу второй схемы сравнения 15j (j=1…n), выход второй схемы сравнения 15j (j=1…n) подсоединен к одноименному входу четвертого элемента И 16, выход которого подсоединен к второму входу пятого элемента И 19, выход первого регистра 4i (i=1…n) подсоединен с первому входу первой схемы сравнения 5i (i=1…n) и к первому входу второй группы элементов И 6i (i=1…n), второй вход которой подсоединен к выходу первой схемы сравнения 5i (i=1…n), а выход подсоединен к второму входу одноименного счетчика 3i (i=1…n), включены группа n седьмых регистров 221…22n, группа n блоков возведения в степень целого числа 231…23n, группа n восьмых регистров 241…24n, элемент задержки 25, выход переполнения счетчика 3n подсоединен к входу элемента задержки 25 и к управляющим входам блоков возведения в степень целого числа 231…23n, первые входы которых подсоединены к выходам одноименных вторых регистров 81…8n, вторые входы - к выходам одноименных седьмых регистров 221…22n, а выход - к первому входу восьмых регистров 241…24n, выход элемента задержки 25 подсоединен к управляющим входам восьмых регистров 241…24n и является выходом 29 устройства.This solution is achieved by the fact that in a device containing a clock pulse generator (GTI) 1, the first element And 2, a group of n counters 3 i (i = 1 ... n, where n is the number of possible different types of hardware of the complex), group n first registers 4 1 ... 4 n , group n of the first comparison schemes 5 1 ... 5 n , group n of the second elements AND 6 1 ... 6 n , group n of the third elements AND 7 1 ... 7 n , group n of the second registers 8 1 ... 8 n , the group n of third registers 9 1 ... 9 n , the matrix n * m of the fourth registers 10 11 ... 10 nm , the group n of the first blocks of multiplication 11 1 ... 11 n , the matrix n * m of the second blocks of multiplication 12 11 ... 12 nm , first adder 13, group n of second adders 14 1 ... 14 n , group m of second comparison schemes 15 1 ... l5 n , fourth element And 16, group m of fifth registers 17 1 ... 17 n , sixth register 18, fifth element And 19, group of the sixth elements And 20, the third comparison circuit 21, the output of the GTI 1 is connected to the first input of the first element And 2, the output of which is connected to the first input of the counter 3 1 , the overflow output of the counter 3 i (i = 1 ... n-1) is connected to the first input counter 3 i + 1 , the information output of the counter 3 i (i = 1 ... n) is connected to the first input of the third elements AND 7 i , to the first input of the first circuit comparing 5 i (i = 1 ... n), to the first inputs of the same second multiplication blocks 12 ij (i = 1 ... n, j = 1 ... m), to the first input of the first multiplication block 11 i (i = 1 ... n), the second input of which is connected to the output of the third register 9 i (i = 1 ... n), the output of the first block of multiplication 11 i is connected to the same input of the first adder 13, the output of which is connected to the first input of the sixth element And 20 and to the first input of the third comparison circuit 21 the second input of which is connected to the output of the sixth register 18, and the output is connected to the first input of the fifth element And 19, the output of which is connected to the second input of the sixth element And 20 and to the second inputs of the third elements And 7 i (i = 1 ... n), the output of each of which is connected to the input of the second register And 8 i (i = 1 ... n), the output of which is the output 27 i (i = 1 ... n) of the device, the output of the sixth element And 20 is connected to the input of the sixth register 18, the overflow output of the counter 3 n is connected to the second input of the first element And 2, the outputs of the fifth registers 17 1 ... 17 m are connected to the first inputs of the same second circuits comparison 15 j (j = 1 ... m), the outputs of every fourth register 10 ij (i = 1 ... n, j = 1 ... m) are connected to the second inputs of the same name of the second multiplication blocks 12 ij , the output of each second multiplication block 12 ij is connected to the same input of the adder 14 j (j = 1 ... n), the output of which is connected to the second input of the second comparison circuit 15 j (j = 1 ... n), the output of the second comparison circuit 15 j (j = 1 ... n) is connected to the same input of the fourth element And 16, the output of which is connected to the second input of the fifth element And 19, the output of the first register 4 i (i = 1 ... n) is connected to the first input of the first comparison circuit 5 i (i = 1 ... n) and to the first input of the second group of aND gates 6 i (i = 1 ... n), the second input of which is connected to the output ervoy circuit comparison 5 i (i = 1 ... n), and an output connected to the second input of the homonymous counters 3 i (i = 1 ... n), including the group of n seventh registers 22 1 ... 22 n, group of n blocks exponentiation of an integer 23 1 ... 23 n , group of eighth registers 24 1 ... 24 n , delay element 25, counter overflow output 3 n is connected to the input of delay element 25 and to the control inputs of the raising units to the power of an integer number 23 1 ... 23 n , the first inputs of which connected to the outputs of the same second registers 8 1 ... 8 n , the second inputs to the outputs of the same seventh registers 22 1 ... 22 n , and the output is to the first input of the eighth registers 24 1 ... 24 n , the output of the delay element 25 is connected to the control inputs of the eighth registers 24 1 ... 24 n and is the output 29 of the device.

Проведенный поиск в известной научно-технической литературе не выявил наличие подобных технических решений.A search in the well-known scientific and technical literature did not reveal the presence of such technical solutions.

Сущность изобретения поясняется чертежом, где на чертеже (фиг. 1) представлены генератор тактовых импульсов (ГТИ) 1, элемент И 2, группа из n счетчиков 31…3n, группа n регистров 41…4n, группа n схем сравнения 51…5n, группа n элементов И 61…6n, группа n элементов И 71…7n, группа n регистров 81…8n, группа n регистров 91…9n, матрица n*m регистров 1011…10nm группа n блоков умножения 111…11n, матрица n*m блоков умножения 1211…12nm, сумматор 13, группа n сумматоров 141…14n, группа m схем сравнения 151…15n, элемент И 16, группа n регистров 171…17n, регистр 18, элемент И 19, группа элементов И 20, схема сравнения 21, группа n регистров 221…22n, группа n блоков возведения в степень целого числа 231…23n, группа n регистров 241…24n, элемент задержки 25, вход устройства 26, выходы устройства 271…27n, выходы устройства 281…28n и 29 вместе со связями.The invention is illustrated by the drawing, where the drawing (Fig. 1) shows a clock pulse generator (GTI) 1, element And 2, a group of n counters 3 1 ... 3 n , a group of n registers 4 1 ... 4 n , a group of n comparison circuits 5 1 ... 5 n , group of n elements AND 6 1 ... 6 n , group of n elements AND 7 1 ... 7 n , group of n registers 8 1 ... 8 n , group of n registers 9 1 ... 9 n , matrix of n * m registers 10 11 ... 10 nm group n of multiplication blocks 11 1 ... 11 n , matrix n * m of multiplication blocks 12 11 ... 12 nm , adder 13, group n of adders 14 1 ... 14 n , group m of comparison circuits 15 1 ... 15 n , AND element 16 , group n of registers 17 1 ... 17 n , register 18, element AND 19, a group of elements And 20, a comparison circuit 21, a group of n registers 22 1 ... 22 n , a group of n blocks raising to the power of an integer 23 1 ... 23 n , a group of n registers 24 1 ... 24 n , a delay element 25, the input of the device 26 , the outputs of the device 27 1 ... 27 n , the outputs of the device 28 1 ... 28 n and 29 together with the connections.

Устройство работает следующим образом.The device operates as follows.

В исходном состоянии все счетчики 3i (i=1…n), устанавливаются в нулевое состояние. В регистр 18 заносится максимальный код, например, код с единицами во всех разрядах регистра 18.In the initial state, all counters 3 i (i = 1 ... n) are set to zero. The maximum code is entered in the register 18, for example, the code with units in all bits of the register 18.

На регистры 10ij (i=1…n, j=1…m) заносятся коды j-тых характеристик i-ого технического средства. На регистры 22i (i=1…n) заносятся коды вероятностей pi безотказной работы i-ого технического средства. На регистры 4i (i=1…n) заносятся коды чисел минимальных значений числа комплекса технических средств в системе. На регистры 17j (j=1…m) заносятся коды допустимых суммарных значений j-тых характеристик искомого числа комплекса технических средств. На регистры 9i (i=1…n) заносятся коды «стоимости» единицы технического средства комплекса. Входы установки на рисунке из-за громоздкости не показаны.The registers 10 ij (i = 1 ... n, j = 1 ... m) are entered codes of the j-th characteristics of the i-th technical means. On the registers 22 i (i = 1 ... n) are entered probability codes p i uptime of the i-th technical means. On the registers 4 i (i = 1 ... n) are entered the codes of the numbers of the minimum values of the number of complex hardware in the system. On the registers 17 j (j = 1 ... m), codes of permissible total values of the j-th characteristics of the desired number of hardware are entered. On the registers 9 i (i = 1 ... n) are entered the codes of "cost" of a unit of hardware of the complex. Installation inputs in the figure are not shown due to bulkiness.

Работа устройства начинается после подачи сигнала ПУСК на вход 26 устройства, после чего импульсы с выхода ГТИ 1 начинают поступать через открытый элемент И 2 на вход счетчика 31, так как нулевой сигнал с выхода переполнения счетчика 3n поступает на инверсный вход элемента И 2.The operation of the device begins after the start signal is supplied to the input 26 of the device, after which the pulses from the output of the GTI 1 begin to flow through the open element And 2 to the input of the counter 3 1 , since the zero signal from the overflow output of the counter 3 n goes to the inverse input of the And 2 element.

Выход счетчика 3i (i=1…(n-1)) переполнения подсоединен к счетному входу счетчика 3i+1. С выхода счетчика 3i (i=1…n) код поступает на вход одноименного блока умножения 11i (i=1…n), на вход схемы сравнения 5i (i=1…n), на вход группы элементов И 7i и на входы блоков умножения 12ij (i=1…n, j=1…m). На вторые входы блока умножения 11i (i=1…n) и блока умножения 12ij (i=1…n, j=1…m) поступают коды с выходов регистров 9i (i=1…n) и регистров 10ij (i=1…n, j=1…m).The output of counter 3 i (i = 1 ... (n-1)) overflow is connected to the counter input of the counter 3 i + 1 . From the output of the counter 3 i (i = 1 ... n), the code goes to the input of the multiplication block of the same name 11 i (i = 1 ... n), to the input of the comparison circuit 5 i (i = 1 ... n), to the input of the group of elements AND 7 i and to the inputs of the multiplication blocks 12 ij (i = 1 ... n, j = 1 ... m). The second inputs of the multiplication block 11 i (i = 1 ... n) and the multiplication block 12 ij (i = 1 ... n, j = 1 ... m) receive codes from the outputs of the registers 9 i (i = 1 ... n) and the registers 10 ij (i = 1 ... n, j = 1 ... m).

Код с выхода блока умножения 12ij (i=1…m, j=1…n) поступает на одноименные входы группы сумматоров 14j, с выхода которых коды поступают на первые входы одноименных схем сравнения 15j. На вторые входы схем сравнения 15j поступают коды с выходов регистров 17j. На выходе схемы сравнения 15j появляется единичный сигнал в случае, если код с выхода регистра 17j не меньше кода с выхода сумматора 14j.The code from the output of the multiplication block 12 ij (i = 1 ... m, j = 1 ... n) is supplied to the inputs of the same group of adders 14 j , from the output of which the codes go to the first inputs of the same comparison schemes 15 j . The second inputs of the comparison circuits 15 j receive codes from the outputs of the registers 17 j . At the output of the comparison circuit 15 j , a single signal appears if the code from the output of the register 17 j is not less than the code from the output of the adder 14 j .

Далее единичный сигнал с выхода схемы сравнения 15j поступает на одноименный вход элемента И 16, с выхода которого сигнал поступает на первый вход элемента И 19.Next, a single signal from the output of the comparison circuit 15 j goes to the input of the same element And 16, the output of which the signal goes to the first input of the And 19 element.

Одновременно код результата с выхода блока умножения 11i (i=1…n) поступает на одноименный вход сумматора 13, с выхода которого суммарный код «стоимости» набора технических средств поступает на второй вход группы элементов И 20 и на первый вход второй схемы сравнения 21, на второй вход которой поступает код с выхода регистра 18 со значением текущей «стоимости» набора технических средств.At the same time, the result code from the output of the multiplication unit 11 i (i = 1 ... n) is fed to the input of the adder 13 of the same name, from the output of which the total code of the “cost” of the set of hardware is supplied to the second input of the group of elements 20 and to the first input of the second comparison circuit , the second input of which receives the code from the output of the register 18 with the value of the current "cost" of a set of hardware.

Единичный сигнал на выходе схемы сравнения 21 появляется только в том случае, если код «стоимости» набора технических средств на выходе сумматора 13 меньше кода «стоимости» на выходе регистра 18 со значением текущей «стоимости» набора технических средств. Единичный сигнал с выхода схемы сравнения 21 поступает на второй вход элемента И 19.A single signal at the output of the comparison circuit 21 appears only if the “cost” code of the set of hardware at the output of the adder 13 is less than the “cost” code at the output of the register 18 with the value of the current “cost” of the set of hardware. A single signal from the output of the comparison circuit 21 is fed to the second input of the element And 19.

В случае всех единичных входных сигналов на входах элемента И 19 с его выхода единичный сигнал поступает на первые входы группы элементов И 7i

Figure 00000001
и на первый вход группы элементов И 20, на второй вход которой поступает код с выхода сумматора 13 для перезаписи его в регистр 18, куда записывается код минимальной «стоимости» набора технических средств.In the case of all single input signals at the inputs of the element And 19 from its output, a single signal is supplied to the first inputs of the group of elements And 7 i
Figure 00000001
and to the first input of the group of elements And 20, the second input of which receives the code from the output of the adder 13 to overwrite it in register 18, where the code of the minimum "cost" of the set of hardware is written.

Через открытые группы элементов И 7i коды с выходов счетчиков 3i поступают на одноименные входы регистров 8i, на которых фиксируются текущие значения количества предметов i-го типа технических средств.Through open groups of elements And 7 i, the codes from the outputs of the 3 i counters go to the inputs of the same registers 8 i , which record the current values of the number of items of the i-th type of technical equipment.

Сигналы с выходов переполнения счетчиков 3i

Figure 00000002
поступают на счетные входы счетчиков 3i+1. Сигнал с выхода переполнения счетчика 3n поступает на инверсный вход элемента И 2, в результате чего прекращается подача импульсов с выхода ГТИ 1.Signals from overflow outputs 3 i
Figure 00000002
arrive at the counting inputs of the counters 3 i + 1 . The signal from the counter overflow output 3 n goes to the inverse input of the And 2 element, as a result of which the supply of pulses from the output of the GTI 1 stops.

Частота сигналов ГТИ 1 выбирается с учетом последовательности надежного срабатывания элемента И 2, счетчиков 31…3n, схем сравнения 51…5n, элементов И 61…6n, групп n элементов И 71…7n, блоков умножения 111…11n, сумматора 13, групп n сумматоров 141…14n, схем сравнения 151…15m, элемента И 16, элемента И 19, элементов И 20, схемы сравнения 21.Signal Frequency GTI 1 is selected considering the sequence reliable switching element AND 2, counters 3 1 ... 3 n, circuits comparing 5 1 ... 5 n, AND gates 6 1 ... 6 n, groups of n AND gates 7 1 ... 7 n, multiplying units 11 1 ... 11 n , adder 13, groups of n adders 14 1 ... 14 n , comparison schemes 151 ... 15 m , element 16, element 19, elements 20, comparison schemes 21.

Сигнал с выхода переполнения последнего счетчика 3n поступает также на вход элемента задержки 25 и на управляющие входы блоков возведения в степень целого числа 231…23n, на первые входы которых поступают коды с инверсных выходах регистров 22i

Figure 00000003
значения (1-pi), а на вторые входы - с выходов регистров 8i число используемых в системе i-ых технических средств.The signal from the overflow output of the last counter 3 n also goes to the input of the delay element 25 and to the control inputs of the raising blocks to the power of an integer 23 1 ... 23 n , the first inputs of which receive codes from the inverse outputs of the registers 22 i
Figure 00000003
values (1-p i ), and to the second inputs - from the outputs of the registers 8 i the number of i-th technical means used in the system.

Элемент задержки 25 задерживает сигнал на время надежного срабатывания блоков возведения в степень целого числа 231…23n, после чего происходит перезапись содержимого блоков возведения в степень целого числа 231…23n в соответствующие регистры 241…24n, с инверсных выходов которых на выходах 281…28n устройства снимаются значения (1-(1-pi)i) вероятностей безотказной работы всех i-ых технических средств.The delay element 25 delays the signal for the period of reliable operation of the blocks raising to the power of an integer 23 1 ... 23 n , after which the contents of the blocks of raising to the power of an integer 23 1 ... 23 n are rewritten to the corresponding registers 24 1 ... 24 n , from whose inverse outputs at the outputs 28 1 ... 28 n of the device, the values are taken (1- (1-p i ) i ) of the probabilities of failure-free operation of all i-th technical means.

Результатом работы устройства являются:The result of the operation of the device are:

коды на регистрах 8i

Figure 00000004
, на которых фиксируются коды чисел набора технических средств i-го типа
Figure 00000005
и могут быть сняты с выходов 271
Figure 00000006
устройства;codes on registers 8 i
Figure 00000004
on which codes of numbers of a set of hardware of the i-th type are fixed
Figure 00000005
and can be removed from outputs 27 1
Figure 00000006
devices

значения Pi=(1-(1-pi)i) безотказной работы i-ых технических средств на выходах 281…28n устройства;values of P i = (1- (1-p i ) i ) uptime of the i-th technical equipment at the outputs 28 1 ... 28 n of the device;

значение минимальной (оптимальной) «стоимости» набора технических средств в регистре 18, а также сигнал окончания работы 29 устройства.the value of the minimum (optimal) “cost” of the set of technical equipment in the register 18, as well as the signal of the end of operation of the 29 devices.

Использованные источникиUsed sources

1. RU N 2413287, кл. G06F 15/20.1. RU N 2413287, class G06F 15/20.

2. RU N 2656543, кл. G06F 15/20.2. RU N 2656543, cl. G06F 15/20.

Claims (1)

Устройство для решения задачи выбора технических средств сложной системы, содержащее генератор тактовых импульсов (ГТИ) 1, первый элемент И 2, группу из n счетчиков 3i (i=1…n, где n - число возможных различных типов технических средства комплекса), группу n первых регистров 41…4n, группу n первых схем сравнения 51…5n, группу n вторых элементов И 61…6n, группу n третьих элементов И 71…7n, группу n вторых регистров 81…8n, группу n третьих регистров 91…9n, матрицу n*m четвертых регистров 1011…10nm, группу n первых блоков умножения 111…11n, матрицу n*m вторых блоков умножения 1211…12nm, первый сумматор 13, группу n вторых сумматоров 141…14n, группу n вторых схем сравнения 151…15n, четвертый элемент И 16, группу n пятых регистров 171…17n, шестой регистр 18, пятый элемент И 19, группу шестых элементов И 20, третью схему сравнения 21, выход ГТИ 1 соединен с первым входом первого элемента И 2, выход которого соединен с первым входом счетчика 31, выход переполнения счетчика 3i (i=1…n-1) подсоединен к первому входу счетчика 3i+1, информационный выход счетчика 3i (i=1…n) подсоединен к первому входу третьих элементов И 7i, к первому входу первой схемы сравнения 5i (i=1…n), к первым входам одноименных вторых блоков умножения 12ij (i=1…n, j=1…m), к первому входу первого блока умножения 11i (i=1…n), второй вход которого подсоединен к выходу третьего регистра 9i (i=1…n), выход первого блока умножения 11i подсоединен к одноименному входу первого сумматора 13, выход которого подсоединен к первому входу шестого элемента И 20 и к первому входу третьей схемы сравнения 21, второй вход которой подсоединен к выходу шестого регистра 18, а выход подсоединен к первому входу пятого элемента И 19, выход которого подсоединен к второму входу шестого элемента И 20 и к вторым входам третьих элементов И 7i (i=1…n), выход каждого из которых подсоединен к входу второго регистра И 8i (i=1…n), выход которого является выходом 27i (i=1…n) устройства, выход шестого элемента И 20 подсоединен к входу шестого регистра 18, выход переполнения счетчика 3n подсоединен к второму входу первого элемента И 2, выходы пятых регистров 171…17n подсоединены к первым входам одноименных вторых схем сравнения 15j (j=1…n), выходы каждого четвертого регистра 10ij (i=1…n, j=1…n) подсоединены к вторым входам одноименных вторых блоков умножения 12ij, выход каждого второго блока умножения 12ij соединен с одноименным входом сумматора 14j (j=1…n), выход которого подсоединен к второму входу второй схемы сравнения 15j (j=1…n), выход второй схемы сравнения 15j (j=1…n) подсоединен к одноименному входу четвертого элемента И 16, выход которого подсоединен к второму входу пятого элемента И 19, выход первого регистра 4i (i=1…n) подсоединен с первому входу первой схемы сравнения 5i (i=1…n) и к первому входу второй группы элементов И 6i (i=1…n), второй вход которой подсоединен к выходу первой схемы сравнения 5i (i=1…n), а выход подсоединен к второму входу одноименного счетчика 3i (i=1…n), отличающееся тем, что в него дополнительно включены группа n седьмых регистров 221…22n, группа n блоков возведения в степень целого числа 231…23n, группа n восьмых регистров 241…24n, элемент задержки 25, выход переполнения счетчика 3n подсоединен к входу элемента задержки 25 и к управляющим входам блоков возведения в степень целого числа 231…23n, первые входы которых подсоединены к выходам одноименных вторых регистров 81…8n, вторые входы - к выходам одноименных седьмых регистров 221…22n, а выход - к первому входу восьмых регистров 241…24n, выход элемента задержки 25 подсоединен к управляющим входам восьмых регистров 241…24n и является выходом 29 устройства.A device for solving the problem of choosing the hardware of a complex system, containing a clock generator (GTI) 1, the first element And 2, a group of n counters 3 i (i = 1 ... n, where n is the number of possible different types of hardware of the complex), group n first registers 4 1 ... 4 n , group n of the first comparison schemes 5 1 ... 5 n , group n of the second elements AND 6 1 ... 6 n , group n of the third elements AND 7 1 ... 7 n , group n of the second registers 8 1 ... 8 n , group n of third registers 9 1 ... 9 n , matrix n * m of fourth registers 10 11 ... 10 nm , group n of first blocks of multiplication 11 1 ... 11 n , matrix n * m sec multiplication blocks 12 11 ... 12 nm , the first adder 13, the group n of the second adders 14 1 ... 14 n , the group n of the second comparison schemes 15 1 ... 15 n , the fourth element And 16, the group n of the fifth registers 17 1 ... 17 n , the sixth register 18, fifth element And 19, a group of six elements And 20, the third comparison circuit 21, the output of the GTI 1 is connected to the first input of the first element And 2, the output of which is connected to the first input of the counter 3 1 , the output of the overflow counter 3 i (i = 1 ... n-1) is connected to the first input of the counter 3 i + 1 , the information output of the counter 3 i (i = 1 ... n) is connected to the first input of the third elements And 7 i , to the first input of the first comparison circuit 5 i (i = 1 ... n), to the first inputs of the same second multiplication blocks 12 ij (i = 1 ... n, j = 1 ... m), to the first input of the first multiplication block 11 i (i = 1 ... n), the second input of which is connected to the output of the third register 9 i (i = 1 ... n), the output of the first multiplication block 11 i is connected to the same input of the first adder 13, the output of which is connected to the first input of the sixth element And 20 and to the first the input of the third comparison circuit 21, the second input of which is connected to the output of the sixth register 18, and the output is connected to the first input of the fifth element And 1 9, the output of which is connected to the second input of the sixth element And 20 and to the second inputs of the third elements And 7 i (i = 1 ... n), the output of each of which is connected to the input of the second register And 8 i (i = 1 ... n), the output which is the output 27 i (i = 1 ... n) of the device, the output of the sixth element And 20 is connected to the input of the sixth register 18, the overflow output of the counter 3 n is connected to the second input of the first element And 2, the outputs of the fifth registers 17 1 ... 17 n are connected to first inputs of like second comparing circuits 15 j (j = 1 ... n), the outputs of each of the fourth register 10 ij (i = 1 ... n, j = 1 ... n) CONNECTION Nena to second inputs of like second blocks multiplication 12 ij, the output of each second multiplying block 12 ij is connected with the same input of the adder 14 j (j = 1 ... n), the output of which is connected to the second input of the second comparison circuit 15 j (j = 1 ... n ), the output of the second comparison circuit 15 j (j = 1 ... n) is connected to the same input of the fourth element And 16, the output of which is connected to the second input of the fifth element And 19, the output of the first register 4 i (i = 1 ... n) is connected to the first the input of the first comparison circuit 5 i (i = 1 ... n) and to the first input of the second group of elements And 6 i (i = 1 ... n), the second input to otoroy connected to the output of the first comparison circuit 5 i (i = 1 ... n), and the output is connected to the second input of the counter of the same name 3 i (i = 1 ... n), characterized in that it also includes a group of n seventh registers 22 1 ... 22 n , group n of exponentiation blocks 23 1 ... 23 n , group n of eighth registers 24 1 ... 24 n , delay element 25, counter overflow output 3 n connected to the input of delay element 25 and to the control inputs of exponentiation blocks integer 23 1 ... 23 n , the first inputs of which are connected to the outputs of the same second registers 8 1 ... 8 n , the second inputs to the outputs of the seventh registers of the same name 22 1 ... 22 n , and the output to the first input of the eighth registers 24 1 ... 24 n , the output of the delay element 25 is connected to the control inputs of the eighth registers 24 1 ... 24 n and is the output 29 of the device.
RU2018142848A 2018-12-04 2018-12-04 Apparatus for solving task of selecting technical means of complex system RU2713868C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2018142848A RU2713868C1 (en) 2018-12-04 2018-12-04 Apparatus for solving task of selecting technical means of complex system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2018142848A RU2713868C1 (en) 2018-12-04 2018-12-04 Apparatus for solving task of selecting technical means of complex system

Publications (1)

Publication Number Publication Date
RU2713868C1 true RU2713868C1 (en) 2020-02-07

Family

ID=69625410

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2018142848A RU2713868C1 (en) 2018-12-04 2018-12-04 Apparatus for solving task of selecting technical means of complex system

Country Status (1)

Country Link
RU (1) RU2713868C1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU214230U1 (en) * 2022-07-12 2022-10-17 Федеральное государственное бюджетное учреждение "4 Центральный научно-исследовательский институт" Министерства обороны Российской Федерации Device for modeling a complete group of incompatible events

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6353767B1 (en) * 2000-08-25 2002-03-05 General Electric Company Method and system of confidence scoring
US20060164454A1 (en) * 2004-05-27 2006-07-27 Silverbrook Research Pty Ltd Method for at least partially compensating for errors in ink dot placement due to erroneous rotational displacement
US20060259744A1 (en) * 2005-05-11 2006-11-16 Wolfgang Matthes Method for information processing
DE102008003946A1 (en) * 2008-01-11 2009-07-23 Micronas Gmbh Circuit and method for generating a true, circuit-specific and time-invariant random number
RU2443013C1 (en) * 2010-09-30 2012-02-20 Негосударственное образовательное учреждение высшего профессионального образования Московский институт предпринимательства и права Device for the knapsack problem solution
RU2613523C1 (en) * 2016-04-11 2017-03-16 Негосударственное частное образовательное учреждение высшего образования "Московский институт экономики, политики и права" (НЧОУ ВО "МИЭПП") Device for solving appointment problems
RU2656543C1 (en) * 2017-04-26 2018-06-05 Негосударственная автономная некоммерческая организация высшего образования "Институт мировых цивилизаций" Device for solving the task of selection of technical means

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6353767B1 (en) * 2000-08-25 2002-03-05 General Electric Company Method and system of confidence scoring
US20060164454A1 (en) * 2004-05-27 2006-07-27 Silverbrook Research Pty Ltd Method for at least partially compensating for errors in ink dot placement due to erroneous rotational displacement
US20060259744A1 (en) * 2005-05-11 2006-11-16 Wolfgang Matthes Method for information processing
DE102008003946A1 (en) * 2008-01-11 2009-07-23 Micronas Gmbh Circuit and method for generating a true, circuit-specific and time-invariant random number
RU2443013C1 (en) * 2010-09-30 2012-02-20 Негосударственное образовательное учреждение высшего профессионального образования Московский институт предпринимательства и права Device for the knapsack problem solution
RU2613523C1 (en) * 2016-04-11 2017-03-16 Негосударственное частное образовательное учреждение высшего образования "Московский институт экономики, политики и права" (НЧОУ ВО "МИЭПП") Device for solving appointment problems
RU2656543C1 (en) * 2017-04-26 2018-06-05 Негосударственная автономная некоммерческая организация высшего образования "Институт мировых цивилизаций" Device for solving the task of selection of technical means

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU214230U1 (en) * 2022-07-12 2022-10-17 Федеральное государственное бюджетное учреждение "4 Центральный научно-исследовательский институт" Министерства обороны Российской Федерации Device for modeling a complete group of incompatible events

Similar Documents

Publication Publication Date Title
US3036775A (en) Function generators
US4135249A (en) Signed double precision multiplication logic
RU2656543C1 (en) Device for solving the task of selection of technical means
RU2713868C1 (en) Apparatus for solving task of selecting technical means of complex system
US6745219B1 (en) Arithmetic unit using stochastic data processing
US3456098A (en) Serial binary multiplier arrangement
SE429080B (en) DIGITAL FILTER DEVICE FOR OWN-SIZED QUANTIZED Pulse Code Modulated Signals
US2780409A (en) Binary accumulator circuit
RU2613523C1 (en) Device for solving appointment problems
RU2381547C2 (en) Device for adding binary codes
RU2538949C1 (en) Pulse counting method and device
RU2685980C1 (en) Apparatus for simulating the schedule of employees of an institution
RU188000U1 (en) THE PROBABILITY OF FINDING AN ANALYTICAL PROBABILITY FOR A FULL GROUP OF UNJOINT EVENTS IN A NON-ORIENTED GRAPH
RU2127903C1 (en) Interpolator
RU2011220C1 (en) Device for determination of duration of computing experiment which runs on computer
RU2669071C1 (en) Device for forming the potential of an innovation project
Lakshminarayanan et al. Design and implementation of FPGA based wavepipelined fast convolver
SU402874A1 (en) DEVICE FOR PROCESSING OF STATISTICAL INFORMATION
RU2037197C1 (en) Device for solving systems of linear algebraic equations
SU942037A1 (en) Correlation meter of probability type
RU2020577C1 (en) Device for modelling system of mass service
SU1275762A1 (en) Pulse repetition frequency divider
RU2566946C1 (en) Shift register
RU2127902C1 (en) Interpolator
SU696451A1 (en) Pulse number multiplier

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20201205