RU2641218C1 - Methods of executing computer operations (co) and device of their implementation - Google Patents
Methods of executing computer operations (co) and device of their implementation Download PDFInfo
- Publication number
- RU2641218C1 RU2641218C1 RU2016147472A RU2016147472A RU2641218C1 RU 2641218 C1 RU2641218 C1 RU 2641218C1 RU 2016147472 A RU2016147472 A RU 2016147472A RU 2016147472 A RU2016147472 A RU 2016147472A RU 2641218 C1 RU2641218 C1 RU 2641218C1
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- inputs
- elements
- information
- Prior art date
Links
Images
Landscapes
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
Abstract
Description
Изобретение относится к области вычислительной техники и может быть использовано в процессорных устройствах ЭВМ и устройствах цифровой автоматики. Известны способы и устройства выполнения вычислительных операций сложения (ОС), логического сложения (ОЛС) и логического умножения (ОЛУ). Упомянутые способы и устройство рассмотрены в книге М.А. Карцева «Арифметика цифровых машин», издательство "Наука", 1969 г. Стр. 147-156, рис. 2-8, 2-9, стр. 552-554. Общим недостатком выполнения ОС является необходимость формирования сигнала переноса и распространение его от младших разрядов до самого старшего разряда. В том случае, если в первом разряде слагаемые A1=B1=1, вырабатывается поразрядный сигнал переноса, равный Pi'=A1B1, который распространяется до n-го разряда, если слагаемые всех старших разрядов равны Ai V Bi=1, то максимальная временная задержка переноса будет равна Тз=2nτ (τ - задержка переключения элемента И, ИЛИ; n - число разрядов суммирующего устройства (СУ)), что определяет время выполнения ОС, при прочих равных условиях. Для снижения времени распространения сигнала переноса применяются различные схемы ускорения формирования переноса, но это требует дополнительных затрат оборудования, повышения энергопотребления и дополнительных финансовых расходов. Наиболее близким прототипом предлагаемого устройства является сумматор комбинационного типа, схема которого приведена в упомянутой книге М.А. Карцева, стр. 152, рис. 2-8. По принципу работы и затратам электронного оборудования прототип и предлагаемое СУ совпадают. Но быстродействие прототипа зависит от числа двоичных разрядов, а предлагаемое устройство не зависит от этого показателя, и максимальное время задержки переноса всегда равно длительности первого временного такта t1, что делает быстродействие СУ независимым от числа двоичных разрядов. Кроме того, предложенные способы и устройство обеспечивают расширение функциональных возможностей предлагаемого СУ за счет выполнения ОЛС и ОЛУ при минимальных затратах дополнительного оборудования.The invention relates to the field of computer technology and can be used in processor computer devices and digital automation devices. Known methods and devices for performing computational operations of addition (OS), logical addition (OLS) and logical multiplication (OLU). The mentioned methods and device are discussed in the book of M.A. Kartseva "Arithmetic of digital machines", publishing house "Science", 1969 p. 147-156, fig. 2-8, 2-9, pp. 552-554. A common drawback of running the OS is the need to generate a transfer signal and propagate it from the least significant bits to the most significant bit. In the case where the terms A 1 = B 1 = 1 in the first digit, a bit-wise transfer signal is generated equal to Pi '= A 1 B 1 , which propagates to the nth digit, if the terms of all the highest digits are Ai V Bi = 1 , then the maximum time delay of the transfer will be T3 = 2nτ (τ is the switching delay of the AND, OR element; n is the number of bits of the summing device (CS)), which determines the execution time of the OS, all other things being equal. To reduce the propagation time of the transfer signal, various schemes are used to accelerate the transfer formation, but this requires additional equipment costs, increased energy consumption and additional financial costs. The closest prototype of the proposed device is a combinational type adder, the circuit of which is given in the mentioned book by M.A. Kartseva, p. 152, fig. 2-8. According to the principle of operation and costs of electronic equipment, the prototype and the proposed SU coincide. But the speed of the prototype depends on the number of binary bits, and the proposed device does not depend on this indicator, and the maximum transfer delay time is always equal to the duration of the first time cycle t1, which makes the speed of the control system independent of the number of binary bits. In addition, the proposed methods and device provide an extension of the functionality of the proposed SU due to the implementation of OLS and OLU with minimal additional equipment.
Для реализации способов выполнения ВО предложено устройство, каждый разряд которого построен на основе четырех элементов И, четырех элементов ИЛИ, одного элемента НЕ и трех входов управления (ВУ) выполнением элементарных операций формирования имитационного потенциала переноса ВУ1 и входами ВУ2, 3 выполнением операции логического сложения и логического умножения, трех информационных входов Ai, Bi, Pi-1 и двух информационных выходов Pi, Si.To implement the methods of executing a VO, a device is proposed, each discharge of which is built on the basis of four AND elements, four OR elements, one NOT element and three control inputs (VU) by performing elementary operations of creating a simulation transfer potential of VU1 and VU2, 3 inputs by performing a logical addition operation and logical multiplication, three information inputs Ai, Bi, Pi-1 and two information outputs Pi, Si.
Для пояснения работы устройства при выполнении ВО на фиг. 1 приведена функциональная схема одного разряда СУ. На фиг. 1 приняты следующие обозначения: элементы И 1-4, элемент НЕ 5, элементы ИЛИ 6-9, первый - третий информационные входы (ИВ) 10-12, первый и второй информационные выходы (ИВых) 13, 14, первый вход управления ВУ1 формированием имитационного потенциала переноса (ИПП) 15, второй ВУ2 выполнением ОЛС 16, третий ВУ3 выполнением ОЛУ 17.To explain the operation of the device when performing VO in FIG. 1 shows a functional diagram of one discharge of SU. In FIG. 1 the following designations are accepted: elements AND 1-4,
Устройство выполнено следующим образом. Информационные входы 10 и 11 соединены с входами И1 и ИЛИ6. Вход 12 соединен с ИЛИ 8, 7, И4. Выход И1 соединен с входами И4, ИЛИ7. Первый ВУ 15 подключен к входу ИЛИ7, выход которого соединен с И2. Выход 13 является первым информационным выходом Pi, выработанным в i-м разряде. Вход 16 подключен к входу И2. Вход 17 соединен с входом ИЛИ1. Выход И2 через НЕ5 соединен с И3. Выход ИЛИ8 связан с вторым входом И3, выход которого подключен к входу ИЛИ9. Выходы И3, 4 соединены с входами ИЛИ9, выход 14 является вторым информационным выходом Si.The device is as follows.
Рассмотрим выполнение ВО. В исходном состоянии до начала выполнения ВО на ИВ 10-12 и ИВых 13, 14 отсутствуют высокие потенциалы (ВП). На ВУ 16 присутствует ВП, который разрешает работу И2, при наличии ВП на остальных входах упомянутого элемента.Consider the implementation of VO. In the initial state, prior to the commencement of VO execution, on IW 10-12 and
1. Выполнение ОС. Операция выполняется за два временных такта t1 и t2. По t1 на ИВ10, 11 поступают ВП с единичных выходов триггеров n-разрядных регистров А и В (на фиг. 1 регистры не приводятся). В случае Ai=Bi=1 на выходе И1 формируется ВП поразрядного сигнала переноса i-го разряда Pi', на выходе ИЛИ6 также будет сформирован ВП при Ai V Bi=1. Упомянутые сигналы вырабатывают на выходе И2 потенциал переноса (ПП) в старший разряд. Одновременно ВП с И2 через НЕ5 запретит работу И3. Если в i-й разряд по входу 12 поступит сигнал переноса из i-1-го разряда, то на выходе 14 будет сформирован результат суммы i-го разряда Si=1. Потенциал переноса по выходу 13 будет проходить через все старшие разряды СУ, если в этих разрядах Ai V Bi=1, при этом максимальная временная задержка ПП при его прохождении из первого разряда в самый старший разряд будет равна Тз=2nτ (τ - задержка одного элемента И (ИЛИ), n - число разрядов СУ). Для исключения Тз в предлагаемом устройстве введен первый ВУ1 формированием имитационным потенциалам переноса, подключенный к третьему входу ИЛИ7. Это позволяет исключить время задержки формирования ПП при выполнении ОС. Таким образом, по t1 будут сформированы имитационные потенциалы переносов в тех разрядах, в которых Ai=Bi=1, и имитационные потенциалы переноса в каждом разряде, кроме тех разрядов, в которых Ai=Bi=0. По t2, после снятия ВП с первого ВУ15 формированием ИПП, в каждом разряде СУ останутся только реальные потенциалы переносов и реальные результаты суммирования двоичных кодов двух n-разрядных регистров А и В согласно соотношениям: Pi = AiBi v [Pi-1(Ai v Bi)]=1…1.1, здесь Pi, Si - потенциалы переноса и суммы, выработанные в i-м разряде; - инверсное значение Pi; Pi-1 - потенциал переноса, выработанный в i-1-м разряде, результат выполнения ОС выдают из суммирующего устройства с выходов элементов ИЛИ9 на вторые информационные выходы Si 14.1. Running the OS. The operation is performed in two time steps t1 and t2. By t1 on VI10, 11, VPs come from the single outputs of the triggers of n-bit registers A and B (the registers are not shown in Fig. 1). In the case of Ai = Bi = 1, the output of the bitwise transfer signal of the ith discharge Pi 'is formed at the output And1, and the output at the output of the OR6 will also be formed at Ai V Bi = 1. Mentioned signals generate output potential I2 transfer potential (PP) in the senior discharge. At the same time, VPs with I2 through HE5 will prohibit the operation of I3. If the transfer signal from the i-1st discharge arrives at the i-th digit at
2. Выполнение ОЛС. Операция выполняется за один временной такт t1. По первому такту принимают в каждый разряд СУ по входам 10 и 11 слагаемые Ai и Bi. Снимают ВП с ВУ16, чем запрещают работу И2, при этом на выходе НЕ5 будет ВП, разрешающий прохождение Ai v Bi=1 с ИВ 10, 11 по цепи элементов ИЛИ6, 8, И3, ИЛИ9 на второй информационный выход Si14. На этом выполнение операции заканчивают.2. Performing OLS. The operation is performed in one time cycle t1. At the first step, the terms Ai and Bi are taken into each discharge of the control system at
3. Выполнение ОЛУ. Операция выполняется за один временной такт t1. По этому такту принимают по входам 10 и 11 первый и второй сомножители Ai и Bi. Подают одновременно ВП на входы 15 и 17, при этом на выходе 13 будет высокий потенциал, который через третий информационный вход 12 поступит на вход И4 старшего разряда. Если на входы 10 и 11 i-го разряда поступили коды "1", то с выхода И1, через И4 первого старшего разряда ИЛИ9, на второй информационный выход 14 поступит ВП, что соответствует результату ОЛУ, равному "1". При всех других значениях сомножителей, поступивших на входы 10 и 11, на выходе будет отсутствовать ВП, т.е. результат ОЛУ будет равен "0". На этом операцию завершают.3. The implementation of OLU. The operation is performed in one time cycle t1. According to this clock, the first and second factors Ai and Bi are taken at
Таким образом, предложенные способы и устройство их реализации позволяют выполнять ОС без временных задержек ПП, что обеспечивает повышение быстродействия СУ, расширить функциональные возможности за счет выполнения ОЛС и ОЛУ при минимальных затратах аппаратурных средств (20 входов логических элементов против 17 у прототипа).Thus, the proposed methods and device for their implementation allow you to run the OS without time delays of the software, which improves the performance of the control system, expand the functionality by performing OLS and OLU with minimal hardware (20 inputs of logic elements versus 17 for the prototype).
Claims (4)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2016147472A RU2641218C1 (en) | 2016-12-02 | 2016-12-02 | Methods of executing computer operations (co) and device of their implementation |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2016147472A RU2641218C1 (en) | 2016-12-02 | 2016-12-02 | Methods of executing computer operations (co) and device of their implementation |
Publications (1)
Publication Number | Publication Date |
---|---|
RU2641218C1 true RU2641218C1 (en) | 2018-01-16 |
Family
ID=68235608
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2016147472A RU2641218C1 (en) | 2016-12-02 | 2016-12-02 | Methods of executing computer operations (co) and device of their implementation |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2641218C1 (en) |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4920509A (en) * | 1987-03-18 | 1990-04-24 | Etat Francais, Represente Par Le Ministres Delegue Des Postes Et Telecommunications (Centre National D'etudes Des Telecommunications) | Binary calculation circuit |
US5944772A (en) * | 1997-11-07 | 1999-08-31 | International Business Machines Corporation | Combined adder and logic unit |
RU2287849C1 (en) * | 2005-06-27 | 2006-11-20 | Борис Михайлович Власов | Method and system of executing calculation operations with minimal cost of equipment |
RU2505850C2 (en) * | 2012-03-29 | 2014-01-27 | Борис Михайлович Власов | Methods of performing elementary computational operations and apparatus for realising said methods |
RU2537046C2 (en) * | 2013-03-29 | 2014-12-27 | Борис Михайлович Власов | Method and device for adding binary codes |
RU2553221C2 (en) * | 2013-06-13 | 2015-06-10 | Борис Михайлович Власов | Methods of executing computational primitives and device therefor |
-
2016
- 2016-12-02 RU RU2016147472A patent/RU2641218C1/en active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4920509A (en) * | 1987-03-18 | 1990-04-24 | Etat Francais, Represente Par Le Ministres Delegue Des Postes Et Telecommunications (Centre National D'etudes Des Telecommunications) | Binary calculation circuit |
US5944772A (en) * | 1997-11-07 | 1999-08-31 | International Business Machines Corporation | Combined adder and logic unit |
RU2287849C1 (en) * | 2005-06-27 | 2006-11-20 | Борис Михайлович Власов | Method and system of executing calculation operations with minimal cost of equipment |
RU2505850C2 (en) * | 2012-03-29 | 2014-01-27 | Борис Михайлович Власов | Methods of performing elementary computational operations and apparatus for realising said methods |
RU2537046C2 (en) * | 2013-03-29 | 2014-12-27 | Борис Михайлович Власов | Method and device for adding binary codes |
RU2553221C2 (en) * | 2013-06-13 | 2015-06-10 | Борис Михайлович Власов | Methods of executing computational primitives and device therefor |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
Yang et al. | Design space exploration of neural network activation function circuits | |
Vijay et al. | A Review On N-Bit Ripple-Carry Adder, Carry-Select Adder And Carry-Skip Adder | |
Akila et al. | Implementation of high speed Vedic multiplier using modified adder | |
Varma et al. | High speed, low power approximate multipliers | |
Kawashima et al. | FPGA implementation of hardware-oriented chaotic Boltzmann machines | |
Hatkar et al. | ASIC design of reversible multiplier circuit | |
Choudhury et al. | Implementation of basic arithmetic operations using cellular automaton | |
RU2641218C1 (en) | Methods of executing computer operations (co) and device of their implementation | |
Kabra et al. | Area and power efficient hard multiple generator for radix-8 modulo 2n− 1 multiplier | |
Nedjah et al. | Stochastic reconfigurable hardware for neural networks | |
Shawl et al. | Implementation of Area and Power efficient components of a MAC unit for DSP Processors | |
RU2381547C2 (en) | Device for adding binary codes | |
RU2537046C2 (en) | Method and device for adding binary codes | |
Metta et al. | Some characteristics of spiking neural P systems with anti-spikes | |
RU2553221C2 (en) | Methods of executing computational primitives and device therefor | |
Abraham et al. | An ASIC design of an optimized multiplication using twin precision | |
Dychka et al. | Analysis of on-Line Computation Effectiveness in Redundant Number System | |
Vahapoglu et al. | From Stochastic to Bit Stream Computing: Accurate Implementation of Arithmetic Circuits and Applications in Neural Networks | |
Venkateshwarlu et al. | A novel programmable 16 Bit ALU using vedic multiplier and kogge-stone adder | |
Deepak et al. | Seek-method based 2’s complement circuit for low power circuit and high-speed operation | |
Prashanth et al. | Low Power High Speed based Various Adder Architectures using SPST | |
Kim et al. | Improved Multiplication Algorithm by Clearing Leading Zeros of Binary Numbers based on Big Data Analysis | |
Boateng | Design and Implementation of a 16 Bit Carry-Lookahead Adder | |
Starykh et al. | A method for the development of indicators of a transient period based on short-pulse shapers in asynchronous adders | |
Galupa | Logic circuits dynamic parameters analysis methodology |