RU2324969C1 - Система динамического масштабирования напряжения - Google Patents
Система динамического масштабирования напряжения Download PDFInfo
- Publication number
- RU2324969C1 RU2324969C1 RU2006142863/09A RU2006142863A RU2324969C1 RU 2324969 C1 RU2324969 C1 RU 2324969C1 RU 2006142863/09 A RU2006142863/09 A RU 2006142863/09A RU 2006142863 A RU2006142863 A RU 2006142863A RU 2324969 C1 RU2324969 C1 RU 2324969C1
- Authority
- RU
- Russia
- Prior art keywords
- delay
- information
- output
- critical path
- edc
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/3296—Power saving characterised by the action undertaken by lowering the supply or operating voltage
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Sources (AREA)
- Microcomputers (AREA)
- Dc-Dc Converters (AREA)
- Control Of Voltage And Current In General (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
В данном документе представлены способы и устройство реализации системы динамического масштабирования напряжения (DVS). В одном варианте осуществления элемент встроенного блока проверки задержки (EDC) используется для того, чтобы измерять фактическую активность и задержку критического пути в микропроцессорном ядре, которая является основой для динамического измерения напряжения в ядре. В другом варианте осуществления элемент ведомого кольцевого генератора (SRO) размещается рядом с микропроцессорным ядром и используется вместе с элементами EDC, чтобы обеспечить резервирование системе DVS. Технический результат - повышение точности регулирования. 5 с. и 8 з.п. ф-лы, 5 ил.
Description
Уровень техники
Область техники, к которой относится изобретение
Настоящее изобретение относится в общем к области электроэнергии, а более конкретно к области техники минимизации энергопотребления электронных компонентов.
Уровень техники
Минимизация потребления из внутреннего источника энергии дает возможность электронным устройствам, таким как, например, персональные цифровые помощники (PDA), мобильные телефонные устройства, персональные дорожные вычислительные машины и т.д., работать больший период времени без привязки к внешнему источнику питания. Одна методология снижения энергопотребления основана на предпосылке, что микропроцессорные ядра в этих устройствах не должны постоянно работать на пиковых уровнях производительности. Если допускается меньший уровень производительности, то тактовая частота микропроцессорного ядра может быть снижена. Следовательно, минимальное напряжение питания для ядра, поддерживающего эту тактовую частоту, также может быть уменьшено. Отсюда динамическое масштабирование напряжения (DVS) - это методология, предназначенная для того, чтобы регулировать напряжение, подаваемое в микропроцессорное ядро каждый раз, когда вычислительная нагрузка на ядро изменяется.
Некоторые предыдущие системы DVS основывались на дублировании критического пути ядра. В системах обработки цифровых сигналов термин "критический путь" относится к самому длинному пути между любыми двумя элементами хранения или любыми двумя элементами задержки. В комбинационных логических схемах критический путь - это путь наибольшей задержки между вводом и выводом.
В одном примере предыдущей системы DVS несинхронизированный кольцевой генератор, сконфигурированный в контуре обратной связи, используется для того, чтобы моделировать критический путь. Напряжение питания подается на несинхронизированный кольцевой генератор, который выводит тактовый сигнал, который может быть легко преобразован к рабочей частоте. Рабочая частота может быть сравнена с требуемой частотой, чтобы сгенерировать значение ошибки. Затем значение ошибки может быть использовано для того, чтобы определять перенос заряда на конденсатор, который используется для того, чтобы генерировать новое напряжение питания. Новое напряжение питания может быть подано обратно на несинхронизированный кольцевой генератор, чтобы замкнуть контур. Следовательно, напряжение питания может быть отрегулировано каждый раз, когда запрашивается тактовая частота. Альтернативные компоненты, такие как линейные регуляторы и вольтодобавочные преобразователи, могут быть использованы вместе с несинхронизированным кольцевым генератором, чтобы достичь требуемых результатов.
Тем не менее, DVS-системы, описанные выше, не являются оптимальными, поскольку они зависят от измерений модели критического пути, а не измерений самого фактического критического пути.
Сущность изобретения
В данном документе предусмотрен способ и устройство, чтобы разрешать вышеуказанные потребности. Новая система DVS, представленная в данном документе, повышает точность регулировки напряжения питания посредством осуществления измерений необработанных данных критического пути вместо осуществления измерений модели дублирования. В одном аспекте представлена система динамического масштабирования напряжения, при этом система содержит: блок мониторинга для измерения информации активности и информации задержки критического пути, возникающей в микропроцессорном ядре; и блок управления для считывания информации активности и информации задержки критического пути из блока мониторинга, обработки информации активности и информации задержки критического пути и регулирования напряжения, которое подается в микропроцессорное ядро, согласно результатам обработки информации активности и информации задержки критического пути.
В другом аспекте представлен элемент встроенного блока проверки задержки (EDC), сконфигурированный, чтобы принимать входной сигнал терминального регистра, выходной сигнал терминального регистра и управляющий сигнал, при этом элемент содержит: множество элементов задержки; мультиплексор, соединенный с множеством элементов задержки, при этом мультиплексор сконфигурирован, чтобы выбирать поднабор элементов задержки, чтобы помещать в путь входного сигнала терминального регистра в соответствии с управляющим значением; регистр для сохранения вывода мультиплексора; и логический элемент, сконфигурированный, чтобы обнаруживать логическую разность между сохраненным выводом мультиплексора и выходным сигналом терминального регистра.
В другом аспекте представлен способ динамического масштабирования напряжения процессорного ядра, при этом способ содержит этапы, на которых: непосредственно измеряют активность в процессорном ядре; определяют информацию задержки, ассоциативно связанную с критическим путем процессорного ядра; и используют измеренную информацию активности и задержки, чтобы масштабировать напряжение процессорного ядра.
В другом аспекте представлено устройство динамического масштабирования напряжения процессорного ядра, при этом устройство содержит: средство непосредственного измерения активности в процессорном ядре; средство определения информации задержки, ассоциативно связанной с критическим путем процессорного ядра; и средство использования измеренной информации активности и задержки, чтобы масштабировать напряжение процессорного ядра.
Краткое описание чертежей
Фиг.1 - это блок-схема системы динамического масштабирования напряжения (DVS), использующей элементы встроенного блока проверки задержки (EDC) и элементы ведомого кольцевого генератора (SRO).
Фиг.2 - это блок-схема блока мониторинга критического пути (CPM).
Фиг.3 - это блок-схема возможной структуры элемента EDC.
Фиг.4A - это пример графика гистерезиса, используемого блоком контроллера динамического масштабирования напряжения (DVSC), чтобы регулировать напряжение, подаваемое в ядро.
Фиг.4B - это амплитудно-частотная характеристика, на которой пороговая кривая представляет минимальное напряжение питания, при котором процессорное ядро может работать при данной частоте.
Фиг.5 - это блок-схема возможной структуры элемента SRO.
Подробное описание изобретения
В данном документе представлены различные способы и устройство реализации системы динамического масштабирования напряжения (DVS). В одном варианте осуществления элемент встроенного блока проверки задержки (EDC) используется для того, чтобы измерять фактическую активность и задержку критического пути в микропроцессорном ядре, которая является основой для динамического измерения напряжения в ядре. В другом варианте осуществления элемент ведомого кольцевого генератора (SRO) размещается рядом с микропроцессорным ядром и используется вместе с элементами EDC, чтобы обеспечить резервирование системе DVS.
Фиг.1 - это функциональная блок-схема варианта осуществления системы DVS, которая может использовать элементы EDC и элементы SRO. DVS-система 100 содержит блок 110 мониторинга критического пути (CPM), блок 120 контроллера динамического масштабирования напряжения (DVSC) и блок 130 регулятора напряжения. CPM-блок 110 служит для захвата и обработки активности в микропроцессорном ядре 140. DVSC-блок 120 служит для считывания и обработки вывода CPM 110 и регулирования напряжения в ядре. DVSC-блок 120 также может служить для измерения параметров в компонентах CPM и для регулирования параметров соответствующим образом, чтобы создать гистерезис в системе. Блок 130 регулятора напряжения служит для подачи напряжения в ядро инкрементальными шагами согласно инструкции от DVSC-блока 120.
Фиг.2 - это блок-схема CPM-блока 110, который включает в себя EDC-элементы 200a-200d, размещенные внутри микропроцессорного ядра 140, SRO-элементы 210a, 210b, размещенные рядом с микропроцессорным ядром, SRO-элемент 210c, размещенный в ядре 140, регистр 220 активности критического пути (CPA) и регистр 220 прохождения/ошибки. Для целей иллюстрации только четыре (4) EDC-элемента, три (3) SRO-элемента и один (1) объединенный регистр CPA & прохождения/ошибки описываются на этой блок-схеме CPM. Специалисты в данной области техники должны понимать, что различное число таких элементов может быть реализовано без излишнего экспериментирования.
В общем, EDC-элемент 200 служит для непосредственного измерения активности и задержек критического пути в микропроцессорном ядре. Информация активности используется DVS-системой 100 для того, чтобы оценивать информацию задержки, которая, в свою очередь, используется для того, чтобы определять, следует ли повысить или понизить напряжение питания в ядре. EDC-элемент 200 размещается таким образом, чтобы принимать входной сигнал, который входит в терминальный регистр критического пути, а также принимать выходной сигнал, который выходит из терминального регистра. "Терминальный регистр" - это место подключения в пути сигнала относительно тактового сигнала ядра. Для оптимальной производительности EDC-элемент 200 должен быть размещен рядом с областью критического пути для того, чтобы минимизировать задержки маршрутизации. Альтернативно EDC-элемент 200 может быть предназначен для того, чтобы корректировать задержки маршрутизации, если EDC-элемент 200 размещен на расстоянии от области критического пути. CPA-регистр 220 определяет активность к критическому пути посредством сравнения предыдущего логического состояния пути с текущим логическим состоянием пути. При использовании в данном документе активность - это логическое изменение с 1 на 0 или с 0 на 1.
Фиг.3 - это блок-схема внутренней структуры EDC-элемента 200. Различные элементы 310a-310d задержки выборочно добавляются в путь сигнала CP_D, который также является входным сигналом, который входит в терминальный регистр 300. Число элементов задержки, размещенных в пути сигнала CP_D, регулируется посредством управляющего сигнала DLY. Управляющий сигнал DLY исходит из DVSC-блока 120 (не показан). Управляющий сигнал DLY принимается в мультиплексоре 320, который сконфигурирован для того, чтобы выбирать различные элементы 310a-310d задержки, которые находятся в пути сигнала CP_D. Выход мультиплексора 320 сохраняется в EDC-регистре 330. XOR-шлюз 340 может быть использован для того, чтобы определять логическую разность между содержимым EDC-регистра 330 и содержимым терминального регистра 300. Содержимое терминального регистра 300 передается посредством сигнала CP_Q. Следовательно, бит прохождения/ошибки DC_PF, выводимый XOR-шлюзом 340, активен только тогда, когда есть логическая разность между выходом CP_Q терминального регистра 300 и выходом EDC-регистра 330.
Сигналы CP_Q и DC_PF передаются за пределы EDC-элемента 200 DVSC-блоку (не показан), который интерпретирует информацию, содержащуюся в этих сигналах, чтобы управлять напряжением, подаваемым в ядро, и управлять параметрами в EDC-элементе 200.
В вышеприведенном описании предусмотрена функциональная возможность EDC-элемента, которая является внутренней. Образно говоря ее функция - это функция канарейки в угольной шахте. EDC-элементы могут быть предназначены для того, чтобы обеспечивать то, чтобы общая задержка в каждом EDC-элементе была больше критического пути, отслеживаемого каждым EDC-элементом. Следовательно, если напряжение ядра слишком сильно уменьшилось, EDC выходит из строя первым до того, как достигнуто минимальное рабочее напряжение критического пути, т.е. бит прохождения/ошибки DC_PF изменяется до того, как достигнуто минимальное рабочее напряжение области критического пути.
Управление задержками в EDC-элементе
В одном аспекте вариантов осуществления DVSC-блок увеличивает или уменьшает задержку в EDC-элементе согласно граничным областям системного гистерезиса. Общая идея заключается в том, что величина задержки в EDC-элементе регулируется, чтобы получать конкретный ответ из бита DC_PF после того, как происходит активность схемы. Активность схемы указывается посредством сравнения между предыдущим логическим состоянием и текущим логическим состоянием, как указано посредством сохраненного бита CP_Q и текущего CP_Q. Вследствие переменного характера EDC-элемента система может регулировать число элементов задержки в EDC-элементе в ходе обычной работы, чтобы получить конкретный ответ из бита DC_PF. Следовательно, число элементов задержки может быть отрегулировано в сторону увеличения или уменьшения посредством DVSC, чтобы определить рабочие пороги для каждого измеренного критического пути. График гистерезиса, такой как представленный в качестве примера на фиг.4, затем может быть сформирован и использован для того, чтобы определить, следует увеличить или уменьшить напряжение, подаваемое в ядро, каждый раз, когда возникают события в различных граничных областях.
Фиг.4 иллюстрирует график задержки схемы критического пути во времени для различных значений напряжения. Пороговые значения DLYM и DLYH представляют значения, назначенные DLY, входящему в EDC-элемент, и динамически изменяются в ответ на изменение условий в ядре. Пороговое значение DLYM, также упоминаемое как предельная линия задержки, представляет границу, которую система налагает, чтобы инструктировать EDC-элементу выйти из строя до измеренного критического пути. Пороговое значение DLYH, также упоминаемое как линия задержки гистерезиса, представляет нижний диапазон, до которого величина задержки может меняться без влияния на напряжение питания ядра.
Определение того, что добавленная задержка слишком велика или слишком мала, может быть использовано системой для того, чтобы определять, следует увеличивать или снижать напряжение. В области выше порогового значения DLYM напряжение ядра должно быть увеличено. В областях между пороговым значением DLYM и пороговым значением DLYH напряжению разрешено оставаться неизменным. В области ниже порогового значения DLYH напряжение может быть снижено.
В другом аспекте вышеприведенного варианта осуществления DVSC-блок увеличивает или понижает напряжение, подаваемое в микропроцессорное ядро, согласно наличию логической разности между битом CP_Q и выводом EDC-регистра. Бит DC_PF становится активным, когда есть логическая разность между битом CP_Q и выходом EDC-регистра. Отметим, что вариант осуществления фиг.3 проиллюстрирован с XOR-шлюзом для определения наличия логической разности, но другая логика может быть использована для той же цели без ненадлежащего экспериментирования.
Если DC_PF бит становится активным в ходе активности схемы и число добавленных задержек достигает предельной линии задержки, то DVSC-блок может интерпретировать эти условия в том смысле, что напряжение, подаваемое в ядро, должно быть повышено. Наоборот, если DC_PF бит остается неактивным в ходе активности схемы и число добавленных задержек достигает линии задержки гистерезиса, то DVSC-блок может интерпретировать эти условия в том смысле, что напряжение, подаваемое в ядро, должно быть понижено.
Следовательно, прямое измерение активности микропроцессорного ядра и анализ задержек в EDC-элементах могут быть использованы для того, чтобы динамически регулировать напряжение, подаваемое в ядро.
Детализация
В другом аспекте вариантов осуществления EDC-элементы могут быть разработаны с множеством задержек различной величины, чтобы повысить диапазон чувствительности EDC-элемента. Например, если значение T - это задержка наиболее критичного пути ядра и задержка наиболее критичного пути ядра определяет максимальную рабочую частоту ядра, то каждый отдельный элемент задержки в EDC-ядре может быть выбран как процент значения T, чтобы сгенерировать требуемую детализацию. Например, каждый элемент задержки может задавать величину задержки, который составляет 5% от T, для более точной детализации, или каждый элемент задержки может составлять величину задержки, которая составляет 10% от T, для грубой детализации. В другом примере каждый элемент задержки может содержать различные величины задержки в каждом EDC-элементе.
Величины задержки могут задаваться согласно системным ограничениям или предпочтениям. Одно системное ограничение заключается в том, чтобы напряжения питания ядра никогда не падают ниже заранее определенной пороговой кривой на графике напряжения и частоты. Эта кривая типично упоминается как график шму. В графике шму (shmoo), проиллюстрированном на фиг.4B, пороговая кривая показывает минимальное напряжение питания, при котором ядро может работать на заданной частоте. Область, содержащая буквенное обозначение "P", указывает область прохождения, в которой напряжение питания может быть изменено без риска сбоя. Область без буквенного обозначения "P" означает область ошибки, в которой микропроцессорное ядро не работает корректно.
В отношении EDC-элементов уровни порогового напряжения должны содержать требуемое рабочее напряжение и заранее определенную величину предела ошибки. При использовании в данном документе требуемое рабочее напряжение - это наименьшее возможное напряжение, которое может быть подано в ядро, без сбоя в наиболее критическом пути.
Резервирование в системе DVS
Отметим, что EDC-элемент работает, когда есть активность в ядре, однако EDC-элемент не работает, когда нет активности в ядре. Следовательно, помимо или вместо EDC-элемента также может быть использован элемент ведомого кольцевого генератора (SRO) посредством системы DVS, чтобы регулировать напряжение питания. Как описано выше, другие DVS-системы используют несинхронизированные кольцевые генераторы в контуре обратной связи, чтобы преобразовывать напряжение в рабочую частоту. Следовательно, несинхронизированные кольцевые генераторы используются в предшествующем уровне техники для того, чтобы дублировать напряжение области критического пути. Кольцевые генераторы, описанные в данном документе, используются для дублирования тактовой частоты области критического пути, которая затем используется для того, чтобы регулировать напряжение питания в периоды неактивности микропроцессорного ядра.
Фиг.5 - это блок-схема SRO-элемента 210. SRO-элемент принимает тактовый сигнал DVS_CLK, который входит в SRO-регистр 500 вместе с выводом точной копии 510 критического пути. Точная копия 510 содержит элементы 520a-520d задержки, подключенные к мультиплексору 530. Вывод мультиплексора 530 входит в SRO-регистр из точной копии 510. Вывод мультиплексора 530 также входит в EDC-элемент 540. Вывод SRO-регистра 500 соединен с самоинверсным элементом 520a задержки и EDC-элементом 540. Линия управления из DVSC-блока (не показан) входит в мультиплексор 530 и используется для регулирования числа элементов задержки для данной операции. Для иллюстрации вывод мультиплексора 530 упоминается как RO_D, а вывод SRO-регистра 500 упоминается как RO_Q. Отметим, что путь от SRO-регистра 500 к элементам 520a-520d задержки и к мультиплексору 530 и обратно к SRO-регистру 500 создает конфигурацию кольцевого генератора.
Тем не менее, конфигурация кольцевого генератора, описанная выше на фиг.5, соединена с SRO-регистром, так чтобы не было свободных колебаний. Кольцевой генератор является "ведомым" для тактового сигнала DVS_CLK, который предоставляется в регистр. Поскольку в кольцевом генераторе предусмотрен самоинверсный элемент задержки, знакопеременное значение должно приниматься в SRO-регистре каждый тактовый цикл. Если значения не меняют знак, то тактовый сигнал DVS_CLK проходит быстрее, чем ответ разомкнутого контура ROD кольцевого генератора. Поскольку кольцевой генератор является точной копией критического пути, непеременные значения указывают, что напряжение питания должно быть понижено.
В одном варианте осуществления EDC-элементы стратегически размещаются в микропроцессорном ядре. SRO-элементы могут быть размещены рядом с микропроцессорным ядром для того, чтобы определять то, как температурные характеристики ядра влияют на производительность задержки пути схемы. SRO-элементы также могут быть размещены в микропроцессорном элементе. Поскольку EDC-элемент работает только тогда, когда есть активность в ядре, SRO-элемент может быть использован как резервная система, когда ядро неактивно. Таким способом DVSC может управлять напряжением ядра, даже когда ядро неактивно.
Различные иллюстративные логические блоки, модули и схемы, описанные в связи с раскрытыми в данном документе вариантами осуществления микропроцессоров, могут быть реализованы или выполнены с помощью процессора общего назначения, процессора цифровых сигналов (DSP), специализированной интегральной схемы (ASIC), программируемой пользователем матричной БИС (FPGA) или другого программируемого логического устройства, дискретного логического элемента или транзисторной логики, дискретных компонентов аппаратных средств или любого их сочетания, предназначенного для того, чтобы выполнять описанные в данном документе функции. Процессором общего назначения может быть микропроцессор, но в альтернативном варианте процессором может быть любой традиционный процессор, контроллер, микроконтроллер или конечный автомат. Процессор также может быть реализован как сочетание вычислительных устройств, к примеру, сочетание DSP и микропроцессора, множество микропроцессоров, один или более микропроцессоров вместе с ядром DSP либо любая другая подобная конфигурация.
Этапы способа или алгоритма, описанные в связи с раскрытыми в данном документе вариантами осуществления, могут быть реализованы непосредственно в аппаратных средствах, в программном модуле, исполняемом процессором, или в их сочетании. Программный модуль может постоянно размещаться в оперативной памяти, флэш-памяти, ПЗУ, памяти типа ЭППЗУ, памяти типа ЭСППЗУ, регистрах, на жестком диске, сменном диске, компакт-диске или любой другой форме носителя хранения данных, известной в данной области техники. Типичный носитель хранения данных соединяется с процессором, такой процессор может считывать информацию и записывать информацию на носитель хранения данных. В альтернативном варианте носитель хранения данных может быть встроен в процессор. Процессор и носитель хранения данных могут постоянно размещаться в ASIC. ASIC может постоянно размещаться в пользовательском терминале. В альтернативном варианте процессор и носитель хранения данных могут постоянно размещаться как дискретные компоненты в пользовательском терминале.
Предшествующее описание раскрытых вариантов осуществления предоставлено, чтобы дать возможность любому специалисту в данной области техники создавать или использовать настоящее изобретение. Различные модификации в этих вариантах осуществления должны быть очевидными для специалистов в данной области техники, а описанные в данном документе общие принципы могут быть применены к другим вариантам осуществления без отступления от духа и выхода за рамки изобретения. Таким образом, настоящее изобретение не предназначено, чтобы быть ограниченным показанными в данном документе вариантами осуществления, а должно удовлетворять самым широким рамкам, согласованным с принципами и новыми признаками, раскрытыми в данном документе.
Claims (13)
1. Система динамического масштабирования напряжения, содержащая: блок мониторинга для измерения информации активности и информации задержки критического пути, возникающей в микропроцессорном ядре, при этом блок мониторинга содержит, по меньшей мере, один элемент ведомого кольцевого генератора (SRO), причем SRO-элемент содержит: самоинверсный элемент задержки; по меньшей мере, один неинверсный элемент задержки, при этом каждый из, по меньшей мере, одного неинверсного элемента задержки выполнен с возможностью принимать вывод другого одного элемента задержки; мультиплексор, соединенный с выводом каждого из элементов задержки; и регистр, выполненный с возможностью принимать вывод мультиплексора и тактовый сигнал, при этом вывод регистра входит в самоинверсный элемент задержки; и блок управления для считывания информации активности и информации задержки критического пути из блока мониторинга, обработки информации активности и информации задержки критического пути и регулирования напряжения, которое подается в микропроцессорное ядро, согласно результатам обработки информации активности и информации задержки критического пути.
2. Система динамического масштабирования напряжения по п.1, в которой блок мониторинга содержит, по меньшей мере, один элемент встроенного блока проверки задержки (EDC).
3. Система динамического масштабирования напряжения по п.2, в которой блок мониторинга дополнительно содержит, по меньшей мере, один регистр для сохранения вывода, по меньшей мере, одного EDC-элемента.
4. Система динамического масштабирования напряжения по п.1, в которой блок мониторинга непосредственно измеряет информацию активности и непосредственно измеряет информацию задержки критического пути.
5. Элемент встроенного блока проверки задержки (EDC), выполненный с возможностью принимать входной сигнал терминального регистра, выходной сигнал терминального регистра и управляющий сигнал, при этом элемент содержит: множество элементов задержки; мультиплексор, соединенный с множеством элементов задержки, при этом мультиплексор выполнен с возможностью выбирать поднабор элементов задержки, чтобы помещать в путь входного сигнала терминального регистра в соответствии с управляющим значением; регистр для сохранения вывода мультиплексора; и логический элемент, выполненный с возможностью обнаруживать логическую разность между сохраненным выводом мультиплексора и выходным сигналом терминального регистра.
6. Способ динамического масштабирования напряжения процессорного ядра, содержащий этапы, на которых: непосредственно измеряют активность в процессорном ядре; определяют информацию задержки, ассоциативно связанную с критическим путем процессорного ядра; корректируют информацию задержки, ассоциативно связанную с критическим путем; и используют скорректированную информацию задержки вместе с измеренной информацией активности и исходной информацией задержки для того, чтобы масштабировать напряжение процессорного ядра.
7. Устройство динамического масштабирования напряжения процессорного ядра, содержащее: средство непосредственного измерения активности в процессорном ядре; средство определения информации задержки, ассоциативно связанной с критическим путем процессорного ядра; средство корректировки информации задержки, ассоциативно связанной с критическим путем; и средство использования скорректированной информации задержки вместе с измеренной информацией активности и исходной информацией задержки для того, чтобы масштабировать напряжение процессорного ядра.
8. Система динамического масштабирования напряжения, содержащая: элемент встроенного блока проверки задержки (EDC) для непосредственного измерения входного сигнала и непосредственного измерения выходного сигнала вдоль критического пути в микропроцессорном ядре и для вывода ответной информации активности и информации задержки, по меньшей мере, один элемент ведомого кольцевого генератора (SRO) для повторения задержки, ассоциативно связанной с критическим путем и для предоставления избыточной информации задержки упомянутому блоку управления, и блок управления для регулирования напряжения, которое подается в микропроцессорное ядро, в соответствии с информацией активности и информацией задержки.
9. Система динамического масштабирования напряжения по п.8, содержащая: множество дополнительных элементов встроенного блока проверки задержки (EDC) для непосредственного измерения соответствующих входных и выходных сигналов вдоль критического пути и для вывода соответствующей информации активности и информации задержки, причем упомянутый блок управления регулирует напряжение, которое подается в микропроцессорное ядро, согласно соответствующей информации активности и соответствующей информации задержки.
10. Система динамического масштабирования напряжения по п.8, в которой упомянутый элемент встроенного блока проверки задержки (EDC) содержит: множество элементов задержки; мультиплексор, соединенный с множеством элементов задержки, при этом мультиплексор выполнен с возможностью выбирать поднабор элементов задержки в соответствии с управляющим значением принятым из упомянутого блока управления; регистр для сохранения вывода мультиплексора; и логический элемент, выполненный с возможностью обнаруживать логическую разность между сохраненным выводом мультиплексора и выходным сигналом терминального регистра.
11. Система динамического масштабирования напряжения по п.10, в которой множество элементов задержки в упомянутом элементе встроенного блока проверки задержки (EDC) выполнено с возможностью поддерживать задержку, которая больше, чем задержка критического пути.
12. Система динамического масштабирования напряжения по п.8, в которой задержка информации, выводимой упомянутым элементом встроенного блока проверки задержки (EDC) больше, чем задержка критического пути.
13. Система динамического масштабирования напряжения по п.8, в которой SRO-элемент содержит: самоинверсный элемент задержки; по меньшей мере, один неинверсный элемент задержки, при этом каждый, из, по меньшей мере, одного неинверсного элемента задержки выполнен с возможностью принимать вывод другого элемента задержки; мультиплексор, соединенный с выводом каждого из элементов задержки; и регистр, выполненный с возможностью принимать вывод мультиплексора и тактовый сигнал, при этом вывод регистра входит в самоинверсный элемент задержки.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/840,635 | 2004-05-05 | ||
US10/840,635 US7437580B2 (en) | 2004-05-05 | 2004-05-05 | Dynamic voltage scaling system |
Publications (1)
Publication Number | Publication Date |
---|---|
RU2324969C1 true RU2324969C1 (ru) | 2008-05-20 |
Family
ID=35240735
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2006142863/09A RU2324969C1 (ru) | 2004-05-05 | 2005-05-05 | Система динамического масштабирования напряжения |
Country Status (7)
Country | Link |
---|---|
US (1) | US7437580B2 (ru) |
EP (1) | EP1745345A2 (ru) |
JP (3) | JP4494464B2 (ru) |
CA (1) | CA2565811A1 (ru) |
RU (1) | RU2324969C1 (ru) |
TW (1) | TWI368851B (ru) |
WO (1) | WO2005107428A2 (ru) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2538289C2 (ru) * | 2012-11-30 | 2015-01-10 | Закрытое акционерное общество "РСК Технологии" | Способ оценки энергопотребления вычислителя |
Families Citing this family (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7437580B2 (en) * | 2004-05-05 | 2008-10-14 | Qualcomm Incorporated | Dynamic voltage scaling system |
US20060038622A1 (en) * | 2004-08-17 | 2006-02-23 | Vyungchon Choe | Voltage scaling using material-based reference model |
US20070136615A1 (en) * | 2005-12-08 | 2007-06-14 | Electronics And Telecommunications Research Institute | System and method for reducing power used to execute application program |
CN100346306C (zh) * | 2006-01-06 | 2007-10-31 | 浙江大学 | 基于动态调频技术的节能编译方法 |
DE102006014037A1 (de) * | 2006-03-27 | 2007-10-11 | Infineon Technologies Ag | Integrierter Schaltkreis und Verfahren zum Ermitteln eines Betriebsbereichs eines integrierten Schaltkreises |
US7486060B1 (en) | 2006-03-30 | 2009-02-03 | Western Digital Technologies, Inc. | Switching voltage regulator comprising a cycle comparator for dynamic voltage scaling |
US7551383B1 (en) | 2006-06-28 | 2009-06-23 | Western Digital Technologies, Inc. | Adjusting voltage delivered to disk drive circuitry based on a selected zone |
US20080116964A1 (en) * | 2006-11-22 | 2008-05-22 | Kent Kernahan | Apparatus and method for controlling the propagation delay of a circuit by controlling the voltage applied to the circuit |
US20080184047A1 (en) * | 2007-01-25 | 2008-07-31 | Goeltzenleuchter Courtney D | System and method for implementing a quiet operating mode in a computing system |
US8725488B2 (en) * | 2007-07-26 | 2014-05-13 | Qualcomm Incorporated | Method and apparatus for adaptive voltage scaling based on instruction usage |
US7716615B2 (en) * | 2007-08-31 | 2010-05-11 | International Business Machines Corporation | Redundant critical path circuits to meet performance requirement |
US7733189B1 (en) | 2007-09-14 | 2010-06-08 | Western Digital Technologies, Inc. | Oscillator comprising foldover detection |
US8085020B1 (en) * | 2008-06-13 | 2011-12-27 | Western Digital Technologies, Inc. | Switching voltage regulator employing dynamic voltage scaling with hysteretic comparator |
US8495342B2 (en) * | 2008-12-16 | 2013-07-23 | International Business Machines Corporation | Configuring plural cores to perform an instruction having a multi-core characteristic |
TW201122753A (en) * | 2009-12-29 | 2011-07-01 | Ind Tech Res Inst | Voltage scaling systems |
US8671413B2 (en) * | 2010-01-11 | 2014-03-11 | Qualcomm Incorporated | System and method of dynamic clock and voltage scaling for workload based power management of a wireless mobile device |
US8695008B2 (en) * | 2011-04-05 | 2014-04-08 | Qualcomm Incorporated | Method and system for dynamically controlling power to multiple cores in a multicore processor of a portable computing device |
CN102411395B (zh) * | 2011-08-08 | 2014-02-05 | 东南大学 | 一种基于片上监测和电压预测的动态电压调节*** |
EP2662791A1 (en) | 2012-05-11 | 2013-11-13 | Stichting IMEC Nederland | A method and apparatus for monitoring timing of cricital paths |
US9323320B2 (en) | 2012-05-18 | 2016-04-26 | Mediatek Singapore Pte. Ltd. | Weighted control in a voltage scaling system |
TWI528723B (zh) | 2013-12-27 | 2016-04-01 | 財團法人工業技術研究院 | 應用特徵化路徑電路的動態調整電路及產生特徵化路徑電路的方法 |
CN104135256B (zh) * | 2014-07-29 | 2017-02-15 | 东南大学 | 一种带自校准功能的延时采样电路 |
US9231591B1 (en) * | 2014-12-12 | 2016-01-05 | Xilinx, Inc. | Dynamic voltage scaling in programmable integrated circuits |
US10060974B2 (en) | 2014-12-18 | 2018-08-28 | Globalfoundries Inc. | Electrical circuit odometer sensor array |
US10476490B2 (en) * | 2016-10-18 | 2019-11-12 | Taiwan Semiconductor Manufacturing Company Limited | Selectable delay buffers and logic cells for dynamic voltage scaling in ultra low voltage designs |
KR20210028794A (ko) | 2019-09-04 | 2021-03-15 | 삼성전자주식회사 | 반도체 장치 및 반도체 장치의 자원 사용 예측 방법 |
US11428749B2 (en) | 2019-11-28 | 2022-08-30 | Hamilton Sundstrand Corporation | Power supply monitoring with variable thresholds for variable voltage rails |
US11150716B2 (en) * | 2020-02-05 | 2021-10-19 | International Business Machines Corporation | Dynamically optimizing margins of a processor |
FR3114188B1 (fr) * | 2020-09-11 | 2024-01-12 | Dolphin Design | Polarisation adaptative de substrat utilisant des détecteurs de marge |
Family Cites Families (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5781784A (en) * | 1992-07-09 | 1998-07-14 | Zilog, Inc. | Dynamic power management of solid state memories |
JPH086681A (ja) * | 1994-04-18 | 1996-01-12 | Hitachi Ltd | 省電力制御システム |
US5745375A (en) * | 1995-09-29 | 1998-04-28 | Intel Corporation | Apparatus and method for controlling power usage |
FR2752312B1 (fr) | 1996-08-07 | 1998-10-30 | Motorola Semiconducteurs | Procede et circuit permettant d'ajuster dynamiquement la tension d'alimentation et, ou bien, la frequence du signal d'horloge dans un circuit numerique |
US6657634B1 (en) * | 1999-02-25 | 2003-12-02 | Ati International Srl | Dynamic graphics and/or video memory power reducing circuit and method |
JP2001036008A (ja) * | 1999-07-23 | 2001-02-09 | Toshiba Corp | 半導体集積回路 |
JP2001326327A (ja) * | 2000-05-12 | 2001-11-22 | Mitsubishi Electric Corp | 半導体集積回路 |
JP3757757B2 (ja) * | 2000-05-18 | 2006-03-22 | 株式会社日立製作所 | リード優先メモリシステム |
JP3438135B2 (ja) * | 2000-05-19 | 2003-08-18 | 富士通株式会社 | 情報機器及び省電力モード切替方法及び省電力モード切替プログラムを格納した記録媒体 |
JP3522209B2 (ja) * | 2000-09-29 | 2004-04-26 | 松下電器産業株式会社 | 最適電圧調整回路 |
JP2002312058A (ja) * | 2001-04-11 | 2002-10-25 | Mitsubishi Electric Corp | 半導体集積回路 |
JP3478284B2 (ja) * | 2001-08-10 | 2003-12-15 | ソニー株式会社 | 半導体装置 |
JP3607238B2 (ja) * | 2001-10-22 | 2005-01-05 | 株式会社東芝 | Ofdm信号受信システム |
US7061292B2 (en) * | 2001-11-09 | 2006-06-13 | The Regents Of The University Of Colorado | Adaptive voltage regulator for powered digital devices |
FI116702B (fi) * | 2001-12-20 | 2006-01-31 | Nokia Corp | Dynaaminen tehonsäätö integroiduissa piireissä |
US6868503B1 (en) * | 2002-01-19 | 2005-03-15 | National Semiconductor Corporation | Adaptive voltage scaling digital processing component and method of operating the same |
US6985025B1 (en) * | 2002-01-19 | 2006-01-10 | National Semiconductor Corporation | System for adjusting a power supply level of a digital processing component and method of operating the same |
US7024568B2 (en) * | 2002-09-06 | 2006-04-04 | National Semiconductor Corporation | Method and system for providing self-calibration for adaptively adjusting a power supply voltage in a digital processing system |
JP4322808B2 (ja) * | 2002-09-20 | 2009-09-02 | エヌエックスピー ビー ヴィ | 遅延の予測に基づく適応データ処理スキーム |
JP3736518B2 (ja) * | 2002-11-26 | 2006-01-18 | ソニー株式会社 | 半導体装置 |
US7120804B2 (en) * | 2002-12-23 | 2006-10-10 | Intel Corporation | Method and apparatus for reducing power consumption through dynamic control of supply voltage and body bias including maintaining a substantially constant operating frequency |
US7148755B2 (en) * | 2003-08-26 | 2006-12-12 | Hewlett-Packard Development Company, L.P. | System and method to adjust voltage |
US6927605B2 (en) * | 2003-11-07 | 2005-08-09 | Hewlett-Packard Development Company, L.P. | System and method for dynamically varying a clock signal |
US7770034B2 (en) * | 2003-12-16 | 2010-08-03 | Intel Corporation | Performance monitoring based dynamic voltage and frequency scaling |
US7437580B2 (en) * | 2004-05-05 | 2008-10-14 | Qualcomm Incorporated | Dynamic voltage scaling system |
-
2004
- 2004-05-05 US US10/840,635 patent/US7437580B2/en active Active
-
2005
- 2005-05-05 RU RU2006142863/09A patent/RU2324969C1/ru not_active IP Right Cessation
- 2005-05-05 JP JP2007511686A patent/JP4494464B2/ja active Active
- 2005-05-05 EP EP05746739A patent/EP1745345A2/en not_active Withdrawn
- 2005-05-05 CA CA002565811A patent/CA2565811A1/en not_active Abandoned
- 2005-05-05 TW TW094114570A patent/TWI368851B/zh active
- 2005-05-05 WO PCT/US2005/016095 patent/WO2005107428A2/en active Application Filing
-
2010
- 2010-02-05 JP JP2010023993A patent/JP5301478B2/ja not_active Expired - Fee Related
- 2010-02-05 JP JP2010023992A patent/JP5108038B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2538289C2 (ru) * | 2012-11-30 | 2015-01-10 | Закрытое акционерное общество "РСК Технологии" | Способ оценки энергопотребления вычислителя |
Also Published As
Publication number | Publication date |
---|---|
JP5108038B2 (ja) | 2012-12-26 |
TW200619970A (en) | 2006-06-16 |
EP1745345A2 (en) | 2007-01-24 |
JP2010160801A (ja) | 2010-07-22 |
TWI368851B (en) | 2012-07-21 |
WO2005107428A3 (en) | 2006-04-13 |
JP4494464B2 (ja) | 2010-06-30 |
JP5301478B2 (ja) | 2013-09-25 |
US20050251700A1 (en) | 2005-11-10 |
WO2005107428A2 (en) | 2005-11-17 |
JP2010160800A (ja) | 2010-07-22 |
JP2007536650A (ja) | 2007-12-13 |
US7437580B2 (en) | 2008-10-14 |
CA2565811A1 (en) | 2005-11-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU2324969C1 (ru) | Система динамического масштабирования напряжения | |
US7622961B2 (en) | Method and apparatus for late timing transition detection | |
US9564883B1 (en) | Circuitry and method for timing speculation via toggling functional critical paths | |
US8912778B1 (en) | Switching voltage regulator employing current pre-adjust based on power mode | |
US20150378407A1 (en) | Loading-Based Dynamic Voltage And Frequency Scaling | |
US9564884B1 (en) | Circuitry and method for measuring negative bias temperature instability (NBTI) and hot carrier injection (HCI) aging effects using edge sensitive sampling | |
US20200089299A1 (en) | Voltage droop monitoring circuits, system-on chips and methods of operating the system-on chips | |
US8736314B2 (en) | Leakage power management using programmable power gating transistors and on-chip aging and temperature tracking circuit | |
WO2009150694A1 (ja) | 半導体集積回路および試験装置 | |
US6801025B2 (en) | Method and apparatus for control of voltage regulation | |
CN116529685A (zh) | 自适应电压控制器 | |
US20150002218A1 (en) | Device and method for compensating for voltage drops | |
TWI243983B (en) | System and method of power management | |
US7941772B2 (en) | Dynamic critical path detector for digital logic circuit paths | |
CN117642710A (zh) | 用于响应于电压下降在超频期间启用时钟拉伸的***和方法 | |
WO2013078311A1 (en) | Frequency scaling of variable speed systems for fast response and power reduction | |
US9021324B2 (en) | Calibration arrangement | |
US8018240B2 (en) | Apparatus, circuit and method of monitoring leakage current characteristics | |
JP4495854B2 (ja) | 半導体メモリ装置及びそれの読み出し方法 | |
US6999354B2 (en) | Dynamically adaptable memory | |
US10539971B2 (en) | Adaptive voltage scaling circuitry | |
KR20160023185A (ko) | 내부 전압 조정 장치 및 내부 전압 조정 시스템 | |
CN116466122B (zh) | 电流检测电路、方法、芯片、电子部件及电子设备 | |
TW202220385A (zh) | 運作時脈產生裝置與參考時脈閘控電路 | |
KR20200031979A (ko) | 전압 드룹 모니터링 회로, 이를 포함하는 시스템 온 칩 및 시스템 온 칩의 동작 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20110506 |